[发明专利]存储区域分配系统及方法和控制装置

说明书

技术领域

本发明涉及到一种存储器的控制，尤其涉及到一种由多个电路共享一个存储器的存储器区域的分配系统和方法、及控制装置、计算机程序。

背景技术

近年来的LSI像多媒体、操作系统等这样，进行处理越来越需要较多的存储器(大容量存储器)。但是，LSI上通过单片可安装的存储器的容量很多情况下比所需的存储器容量要小。这种情况下，将专用的存储器LSI连接到LSI外部，进行所需的处理等。在上述构造中，会从多个电路对外附的存储器LSI进行存取，例如在存储器控制电路中，进行调节来自多个电路的存取的控制。并且，近来大多使用时钟同步型的动态随机存储器(同步DRAM、简称为SDRAM)。

图1是用于说明SDRAM的读取存取的时序图。在读取存取中，首先发行ACTIVE命令，存取对象的数据的行(ROW)地址被输入，接着通过READ命令，存取对象的数据的列(COLUMN)地址被输入，在规定的延迟(latency)后，读取数据D1从数据端子DQ输出。在图1中，NOP命令表示未发行任何命令的状态，PRE命令是指示位线的预先充电的命令。图1表示了读取存取的动作时序，在写入存取时，通过ACTIVE命令输入ROW地址，接着通过WRITE命令输入COLUMN地址。

在控制来自以同一时钟动作的多个电路的存取的存储器控制电路中，处理多个存取的最简单的方法是使存取时间分割多重化。

以下如图2所示，以电路A201和电路B202连接到存储器控制电路203、共享SDRAM204的构造为例，说明存取的时间分割多重化。

图3是说明同一时刻下发生来自电路A201和电路B202的读取时，存储器控制电路203的处理形态的图。存储器控制电路203首先处理来自电路A201的读取存取(该读取存取的动作时序和图1相同)，接着处理来自电路B202的读取存取(该读取存取的动作时序和图1相同)。

因此，存取的时间分割多重化极为简单，但需要与存储器控制电路203连接的电路个数相应的存取时间。

作为处理来自多个电路的存取的其他方法，还使用内存交错(interleave)方式。内存交错方式以可独立控制各存储库(bank)的构造为前提。内存交错方式按照可独立控制的各存储库，分配各电路使用的存储器空间。具体而言，例如将电路A201使用的存储器空间分配为存储库1、将电路B202使用的存储器空间分配为存储库2。

图4是表示使用了内存交错方式的存储器控制电路203的存取形态的图。如图4所示，内存交错方式通过使各存取交叠，使整体处理高速化。在图4中，紧接着电路A的读取存取中的ACTIVE、NOP、READ命令发行电路B的读取存取中的ACTIVE、NOP、READ命令，在电路B的读取存取中的NOP命令的循环中，电路A的读取存取的读取数据D1由DQ端子输出，从而使电路B的读取存取的读取数据D2晚二个循环从DQ端子输出。

在图3中，可知对来自电路A、B的读取存取，使用14循环，而在图4中，缩短为10次循环，整体的存取加快到1.4倍。

由一个存储器管理来自多个电路的存取时，从各电路存取的存储器大多采用配置在不同地址的构造。

发明内容

在现有的存储器系统中，为了使存储器管理简化，不同电路使用的存储器空间配置在不同地址上，无法实现将各电路使用的存储器配置在同一地址上而产生的高速化。

并且，对所有存取均执行ACTIVE命令、READ/WRITE命令、PRECHARGE命令。这是因为，多种数据占有所有的存储器空间，如果不这样存取的话，即如果不使用ACTIVE命令的话，就无法存取所需的数据。

因此，本发明的目的在于提供一种将多个电路使用的存储器分配到一个外部存储器的存储器空间时，可使必要的循环数最小化、并抑制降低将上位地址传送到外部存储器的量地进行优化配置的系统、装置及方法。

本申请公开的发明为了解决上述课题其概要构成如下。

本发明的一个侧面涉及的系统具有一个或多个存取生成单元，上述一个或多个存取生成单元共至少生成二种存取，其特征在于，具有：存取单元，处理来自上述存取生成单元的存取；存储单元，与上述存取单元连接，为了指定一个地址至少使二个以上的地址指定信息通信，在上述通信中，可省略通信的地址指定信息与上一次通信过的地址指定信息相等的信息的通信；计算单元，根据上述存取生成单元和上述存取单元之间的通信路径的地址宽度和数据宽度、及上述存储单元的上述地址指定信息的宽度和数据宽度，决定上述存取生成单元使用的上述存储单元中的占有区域，以使对上述存储单元的平均存取次数最小化。