[发明专利]通过包含无电和供电的阶段的湿式化学沉积而在图案化的电介质上形成金属层

说明书

技术领域

本发明大体上关于制造集成电路的领域，且尤关于在包含沟槽和通孔的图案化电介质材料之上，用湿式化学沉积工艺形成金属层。

背景技术

在集成电路中，大量的电路元件，譬如晶体管、电容器、电阻器等形成在适当的衬底内或衬底上，通常以大致的平面构形。由于大量的电路元件和所需复杂的用于先进应用的集成电路布局，个别电路元件的电性连接一般不建构在所制造电路元件的相同的层级(level)中，但需要一个或多个额外的“接线”层，亦称之为金属化层。这些金属化层通常包括提供层内(inner-level)电性连接的金属线，并亦包括称之为通孔(via)的多个层间连接(inter-level connection)，其中该等金属线和通孔亦可共同称之为互连(interconnect)。

由于在现代集成电路中持续缩小电路元件的特征(feature)尺寸，因此对于指定芯片面积的电路元件的数目(亦即装填密度(packing density))亦增加，因而甚至需要更增多的电性互连数目，以提供所希望的电路功能。因此，当对于每芯片面积的电路元件的数目变得较大时，堆叠的金属化层的数目可增加。因为制造多个金属化层需要解决极富挑战性的问题，例如像是用于复杂的微处理器基础的多个堆叠金属层的机械、热和电可靠性，因此半导体制造者愈益通过允许较高电流密度的金属来替代已熟知的金属化金属铝，并因此允许减少互连的尺寸。举例来说，铜为一般考虑用来取代铝的可执行的候选金属，这是因为当他们与铝相比较时，他们有较高的抗电迁移性(resistance againstelectromigration)和相当低的电阻率(electrical resistivity)的优越特性。关于在半导体工厂中的处理和操作，铜虽然有这些优点，但是其亦呈现了许多的缺点。例如，由于铜的形成非易失性反应产品的特性，铜不能用广为接受的沉积方法(譬如化学气相沉积法(CVD)和物理气相沉积法(PVD))来有效地大量应用到衬底上，并亦不能用常用的各向异性蚀刻(anisotropic etch)过程来有效地图案化。在制造包含铜的金属化层时，因此最好是使用所谓的金属镶嵌(damascene inlaid)技术，其中首先应用电介质层，然后图案化以定义在其中的沟槽和通孔(via)，接着将该等沟槽和通孔用譬如铜的金属将其填满。

铜的进一步主要缺点是其易扩散在二氧化硅和其他电介质材料中的倾向。因此通常需要使用所谓的阻挡材料(barrier material)结合铜基金属化(copper-based metallization)以实质避免铜任何的向外扩散(out-diffusion)进入周围的电介质材料，如此则铜可容易迁移至敏感的半导体区域，因而明显地改变其特性。再者，由于铜的完整性(integrity)，可选择阻挡材料以抑制不需要的材料譬如氧、氟等的向铜扩散，因而减少腐蚀和氧化作用的风险。因为沟槽和通孔的尺寸现已达到约0.1μm和甚至更短的宽度或直径，具有大约5或更大的通孔纵横比，在通孔和沟槽的所有表面上的阻挡层的可靠沉积，及后续的用铜填满其通孔而大致没有空隙(void)是现代集成电路制造中最大挑战的问题。

现今，通过图案化适当的电介质层和通过譬如溅镀沉积(sputterdeposition)的先进物理气相沉积(PVD)技术沉积阻挡层(例如，包含钽(Ta)和/或氮化钽(TaN))，而完成铜基金属化层的形成。对于沉积大约10至50nm的阻挡层在具有5或更大纵横比的通孔中，通常使用增强的溅镀工具。此等工具在将靶材(target)原子溅镀离开靶材后，提供离子化希望比值的靶材原子的可能性，因而使得能够控制在通孔中底部覆盖范围和侧壁覆盖范围至某一程度。其后，铜被填满在通孔和沟槽中，其中已证明电镀是可用的工艺技术，因为电镀相较于CVD和PVD的速率，能够以一种所谓的自底向上方式(bottom-up regime)以高的沉积速率填满通孔和沟渠，其中开口以实质上无空隙方式从底部开始充填。一般而言，在电镀金属时，外部电场施加在将被电镀的表面和电镀溶液之间。因为用于半导体生产的衬底能接触于受限制的区域(通常在衬底的周边)，因此必须提供涵盖衬底和接收金属的表面的导电层。虽然先前沉积在图案化电介质上的阻挡层可作用为电流分布层，然而，结果是，鉴于结晶度(crystallinity)、一致性和粘着特性，所谓的籽晶层(seedlayer)通常要求在后续的电镀工艺中获得具有所需电和机械特性的铜沟槽和通孔。通常包括铜的籽晶层一般通过溅镀沉积而实施，该溅镀沉积使用与用于阻挡层的沉积实质相同的工艺工具。