[发明专利]具有共振隧道势垒的增强的多位非易失性存储器装置

说明书

技术领域

本发明大体来说涉及存储器装置，且确切地说，本发明涉及非易失性存储器装置。

背景技术

存储器装置通常提供作为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、非易失性、浮动栅极NOR/NAND快闪存储器及动态随机存取存储器(DRAM)。

快闪存储器可使用浮动栅极技术或捕捉技术。浮动栅极单元包含源极和漏极区域，其可以横向间隔开来以形成中间沟道区域。所述源极和漏极区域形成于硅衬底的共用水平平面内。通常由掺杂多晶硅制成的浮动栅极布置于沟道区域上，且由氧化物与其它单元元件电隔离。浮动栅极技术的非易失性存储器功能由存储于隔离浮动栅极上的电荷的不存在或存在来创建。所述浮动栅极单元可以是单层单元(SLC)或多层单元(MLC)。

捕捉技术起到非易失性存储器的作用，且可以实施于如图1中图解说明的硅-氧化氮-氧化硅(SONOS)架构中。氮化物捕捉层可捕获及存储电子或空穴以充当非易失性存储器。所述单元可以是SLC或MLC。

每个单元的阈值电压(V_th)确定存储在单元中的数据。举例来说，在每单元单个位的情况下，0.5V的V_th可能指示已编程的单元，而-0.5V的V_th可能指示已擦除的单元。多层单元可具有多个V_th窗口，每一V_th窗口指示一不同状态。多层单元通过将位组合格式(bit pattern)分配给存储于所述单元上的特定电压范围来利用传统快闪单元的模拟性质。此技术准许相依于分配给单元的电压范围数量和在存储器单元的连续操作期间所分配电压范围的稳定性来存储每单元两个或两个以上的位。

例如，可为一单元分配每一范围200mV的四个不同电压范围。通常，每一范围之间存在0.2V到0.4V的盲区(dead space)或边缘枯萎(dead margin)。如果存储于所述单元上的电压在第一范围内，则所述单元存储于00处。如果所述电压在第二范围内，则所述单元存储于01处。假设在存储器单元的连续操作期间这些电压范围维持稳定，则这一情况针对用于所述单元的所有范围而继续。

MLC要求对阈值电压的严密控制和这些电压范围的稳定性，以实现多个存储器状态及每单元的相关联阈值等级范围。针对常规浮动栅极或SONOS快闪存储器单元，存储器状态的阈值等级扩展(在由一组界定的条件进行编程时)受到数个因素影响。

所述关键因素是：(a)隧道氧化物厚度的统计变化和逐单元的单元耦合系数；(b)所捕捉电荷质心的密度及深度的变化；(c)在等待(保持)期间、在读取(读取扰乱)期间、在局部编程(抑制)期间所捕获电荷损失的逐单元变化；及(d)在持久(写入/擦除循环)特性中的逐单元变化。另外，相邻单元之间的电容耦合变化会创建随单元而不同的程序扰乱变化且引起阈值扩展。

上述因素不仅对SLC单元设计是重要的，还对MLC单元设计也相当重要。这是由于下述事实：对于快闪单元设计来说，将要创建于可用编程窗口内的经良好界定的逻辑状态数(考虑到所有可能的V_t扩展)由2ⁿ给出，其中n是每单元的所存储存储器位的数量。对于SLC，n＝1；对于MLC，n＝2(每单元2位存储)要求4个逻辑状态，及对于n＝3(每单元3位)，在可用编程窗口内要求9个稳定的逻辑状态。常规MLC浮动栅极和快闪存储器单元不是可调节电压的，因为这些单元采用SiO₂作为隧穿及电荷阻挡媒体(其介电常数为3.9)。

减少阈值电压离散的一个方式是使用如图2中所示的共振隧道势垒晶体管。这种晶体管包含普通SiN捕获层201、SiO₂电荷阻挡层202及多晶硅栅极203。然而，隧道电介质200包含SiO₂层210、非晶硅层211及另一SiO₂层212。这形成了如图3中所示的电子带能级图。

图3显示隧道电介质320的电子带，其包含第一SiO₂层307、非晶硅层306和第二SiO₂层305。图中还显示SiN捕获层304、SiO₂电荷阻挡层303和栅极301的电子带。