[发明专利]针对每一端口具有时钟的伪双端口存储器

权利要求书

1.一种伪双端口存储器，其包含：

存储器单元阵列，其中所述存储器单元阵列中的每一存储器单元是六晶体管存储 器单元；

第一端口，其包含第一多个地址输入引线及一时钟输入引线，其中所述第一端口 的所述时钟输入引线上的第一时钟输入信号的第一低到高转换致使所述第一多个地址 输入引线上的地址被锁存到所述伪双端口存储器中且起始所述存储器单元阵列的第一 存储器存取；及

第二端口，其包含第二多个地址输入引线及一时钟输入引线，其中：

在第一情形下：所述第二端口的所述时钟输入引线上的第二时钟输入信号在 第一时间周期期间的低到高转换将致使所述第二多个地址输入引线上的地址被锁 存到所述伪双端口存储器中，且将致使在完成所述第一存储器存取之后及在所述 第一时钟输入信号的第二低到高转换之前起始所述存储器单元阵列的第二存储器 存取，及

在第二情形下：所述第二端口的所述时钟输入引线上的所述第二时钟输入信 号在第二时间周期期间的低到高转换将致使所述存储器单元阵列的所述第二存储 器存取被延迟到所述第一时钟输入信号的所述第二低到高转换之后，其中所述第 一时间周期的结束与所述第二时间周期的开始一致。

2.如权利要求1所述的伪双端口存储器，其中所述第一时钟输入信号在所述第 一低到高转换时转换为高，然后保持为高达一时间量，然后转换为低，然后保持为低 达一时间量，且然后在所述第二低到高转换时转换为高，其中所述第一时钟输入信号 的所述第一低到高转换与所述第一时间周期的开始大致一致，且其中所述第一时间周 期与所述第一时钟输入信号保持为高的所述时间量大致一致。

3.如权利要求1所述的伪双端口存储器，其中所述第一时钟输入信号具有负载 循环，且其中所述第一存储器存取具有持续时间，所述第一存储器存取的所述持续时 间不依赖于所述第一时钟输入信号的所述负载循环。

4.如权利要求1所述的伪双端口存储器，其中所述第一端口是只读端口且其中 所述第二端口是只写端口。

5.如权利要求1所述的伪双端口存储器，其中在所述第一情形下所述第二存储 器存取是大致紧接在完成所述第一存储器存取之后起始的。

6.如权利要求1所述的伪双端口存储器，其中所述第二存储器存取包括初始预 充电周期及随后周期，在所述随后周期期间信息被写入到所述存储器单元阵列的存储 器单元中。

7.如权利要求1所述的伪双端口存储器，其进一步包含：

时间延迟多路复用器，其具有读取时钟信号输入引线、经抑制写入时钟信号输入 引线及控制信号输出引线，其中所述时间延迟多路复用器的所述控制信号输出引线携 载控制信号，所述控制信号确定是针对所述第一存储器存取寻址所述存储器单元阵列 还是针对所述第二存储器存取寻址所述存储器单元阵列；

读取时钟产生器，其具有输入引线及输出引线，所述第一时钟输入信号存在于所 述读取时钟产生器的输入引线上，所述读取时钟产生器的输出引线耦合到所述时间延 迟多路复用器的所述读取时钟信号输入引线；

写入时钟产生器，其具有输入引线及输出引线，所述第二时钟输入信号存在于所 述写入时钟产生器的输入引线上；及

写入时钟抑制器电路，其具有第一输入引线、第二输入引线、第三输入引线及输 出引线，所述第一时钟输入信号存在于所述第一输入引线上，所述第二时钟输入信号 存在于所述第二输入引线上，所述第三输入引线耦合到所述写入时钟产生器的输出引 线，所述写入时钟产生器的输出引线耦合到所述时间延迟多路复用器的所述经抑制写 入时钟信号输入引线，其中所述写入时钟抑制器电路将所述第三输入引线上的信号传 递到所述写入时钟产生器的输出引线或抑制将所述第三输入引线上的信号传递到所述 写入时钟产生器的输出引线，且其中在所述第二情形下所述写入时钟抑制器电路在开 始于所述第二时钟输入信号的低到高转换并结束于所述第一时钟输入信号的第二低到 高转换的时间周期期间抑制将所述第三输入引线上的所述信号传递到所述写入时钟产 生器的输出引线。