[发明专利]发送装置和收发装置

说明书

技术领域

本发明涉及数字信号的发送装置和收发装置，尤其涉及STB(SetTop Box：机顶盒)、DVD播放器、DVD录音机等的用于传送视频信号和音频信号的发送装置和收发装置。

背景技术

作为以往的用于传送视频信号的发送装置和收发装置的标准，公知有DVI(Digital Visual Interface：数字视频接口)标准(例如，关于发送装置和收发装置参照专利文献1，关于DVI标准参照非专利文献1)。作为DVI标准的扩展，还公知有将音频信号多路传送于视频信号的HDMI(High Definition Multimedia Interface：高清晰度多媒体接口)标准(例如参照非专利文献2)。HDMI标准具有DVI标准的向上兼容性，基本上使用了与DVI标准相同的收发方法。因此，下面，以DVI标准为例来说明以往的发送装置和收发装置。

图8表示发送装置和收发装置的现有例。在图8中，11是编码器，12是并/串行转换器，14是分频器，16是MPEG2解码器，32是10倍增PLL，17是串并行转换器，18是解码器，19是时钟再现部，110是分频器，111是电视机，112是电缆，451是发送装置，114是接收装置，由发送装置451和接收装置114构成了收发装置。

在DVI标准中，发送RGB三个信道的数据，但在图8中，为了简化而仅图示了其中的1个信道。以下，使用图8说明以往的发送装置和收发装置。

在MPEG2解码器16中，对例如记录于DVD光盘的MPEG2数据进行解码，将时钟CLK1和作为数据DATA1的与时钟CLK1同步的8位视频信号输出。在编码器11中进行8位-10位的转换，并输出10位的数据。在该8位-10位的转换中，在将数据转换为串行数据时，不会长时间连续存在“1”、“0”，且为了取得DC平衡而增加2位。在并/串行转换器12中，将10位的并行数据转换为1位的串行数据，并发送给作为传送路径的电缆112。

10倍增PLL32具有PLL(Phase Locked Loop：锁相环路)，生成频率为输入时钟CLK1的10倍的时钟CLK1×10作为倍增时钟。在并/串行转换器12中，使用该倍增时钟CLK1×10将10位的并行数据转换为1位的串行数据。另一方面，在分频器14中，倍增时钟CLK1×10的频率变为1/10，并向电缆112发送。

通过以上的动作，与输入时钟CLK1相同频率的时钟CLK2、和与频率为输入时钟CLK1的10倍的倍增时钟CLK1×10同步的数据DATA2被发送到电缆112。以下，将该时钟CLK2称为发送时钟，将数据DATA2称为发送数据。另外，将接收装置114经由电缆112接收到的时钟CLK3称为接收时钟，将数据DATA3称为接收数据。

在接收装置114中，根据经由电缆112输入的接收时钟CLK3和1位串行数据即接收数据DATA3来输出所发送的8位并行数据DATA4和与其同步的时钟CLK4。在接收时钟CLK3与接收数据DATA3之间存在时间轴方向的摆动(以下称为抖动)。该抖动是发送数据DATA2与发送时钟CLK2之间的抖动与电缆112传送时产生的抖动相加的结果。在时钟再现部19中，使接收时钟CLK3增加10倍，生成随着接收数据DATA3抖动的10倍频率的时钟来作为倍增时钟CLK3×10。串/并行转换器17使用该倍增时钟CLK3×10将1位串行数据转换为10位并行数据。解码器18进行10位-8位的转换，将所发送的8位数据DATA4还原。分频器110将倍增时钟CLK3×10分频为1/10，将所发送的时钟CLK4还原。最终，从接收装置114输出数据DATA4和时钟CLK4，将这些显示在电视机111上。

关于时钟再现部19，例如公知有专利文献2中所述的方式。图9表示时钟再现部19的一例。在图9中，461是10倍增PLL，462是多相部，463是过采样器，464是相位决定部。以下，使用图9说明时钟再现部19的动作。

10倍增PLL461生成频率为接收时钟CLK3的10倍的时钟CLK3×10。多相部462使时钟CLK3×10相位位移，生成多个时钟(以下称为多相时钟)。图10表示接收数据和多相时钟的关系。在图10中，示出了由多相部462生成了5个时钟(以下称为5相时钟)的例子。对图10的(1)的接收数据生成了图10的(2)～(6)这5相时钟。在生成5相时钟时，各时钟之间的相位位移量是时钟周期的1/5。该相位位移例如通过延迟线提供。