[发明专利]控制数据处理设备中的功率消耗

说明书

技术领域

本发明涉及用于控制数据处理设备中的功率消耗的技术。

背景技术

大家知道提供了具有能够通过通信路径相互通信的逻辑件的数据 处理设备。在逻辑件之间的通信是经由传输进行的，所述传输可以是从 一个逻辑件(此处称为发起者逻辑件)发出经由通信路径到另一个逻辑 件(此处称为接收者逻辑件)。通常，数据处理设备将包括将多个逻辑件， 各个逻辑件或许能够用作用于某些传输的发起者逻辑件和用于其它传 输的接收者逻辑件。在这样的数据处理设备中，大家知道提供了用于在 各种逻辑件之间提供所需通信路径的总线逻辑。这样的总线逻辑的一个 例子是互连电路，该互连电路提供多个连接，通过该连接能够在特定的 发起者逻辑件与特定的接收者逻辑件之间建立通信路径。

随着数据处理设备复杂性增加，数据处理设备内提供的逻辑件的数 目也增加，这增加了总线逻辑的复杂性。典型地，总线逻辑可以提供更 大数目的用于在连接到总线逻辑的各种逻辑件之间路由传输的路径，而 且由于通常希望把这样的数据处理设备保持得尽可能小，所以被放置在 数据处理设备内以形成这些路径的物理导体变得越来越薄。典型地，路 径由诸如铜之类的金属制成，在最近的设计中，各个导线变得如此薄， 以致于沿这些线的电阻成为问题。特别是，随着电阻和电容增大，信号 沿路径传播所花费的时间就增加，从而降低了数据处理设备的性能。

为了寻求解决这个问题，大家知道，在各个通信路径内提供了用来 帮助加速信号沿通信路径的传播的缓冲器电路(buffer circuit)。特别是， 通过使用这样的缓冲器电路，各个通信路径被分割成较小的区段 (section)，并在信号沿通信路径从一个区段传播到另一区段时，使用 缓冲器电路来放大该信号。结果，这改善了信号沿通信路径传播的速度。

然而，这样的缓存电路的引入引起了新的问题，即，由于在缓冲器 电路内的泄漏电流、最显著是在形成缓冲器电路的各个晶体管内在基底 (substrate)和栅极泄漏电流而造成的功率消耗的增加。在某些实现方 式中，功率消耗是非常重要的问题，而且在这样的实现方式中，显然希 望寻求降低这样的泄漏电流的影响。

为了寻求降低这样的泄漏电流，已开发了许多已知的技术。例如， Proceedings of the Design，Automation and Test in Europe Conference and Exhibition(Date2005).pp.230-231中的Yuh-Fang Tsai等人的文章 “Leakage-Aware Interconnect for On-chip Network”，描述了多个防泄漏 (leakage-aware)互连设计，其中使用高阈值电压与标称阈值电压晶体 管的混合体来形成缓冲器，这产生了具有较小的泄漏电流的缓冲器设 计。为了进一步降低泄漏电流，这篇文章描述了特殊睡眠信号的使用， 该特殊睡眠信号在待机模式下把到缓冲器电路的输入下拉到低电压电 平，发现这可以进一步降低泄漏电流。

ICCD 2004，pp.138-143中的Saumil Shah等人的文章，“A New Threshold Voltage Assignment Scheme for Runtime Leakage Reduction in On-Chip Repeaters”，也描述了使用混合的阈值电压晶体管来降低缓冲器 (在该文章中被称为“中继器”)中的泄漏功率消耗。

ISCAS 2005中的Arkadiy Morgenshtein等人的文章“low-Leakage Repeaters for NoC Interconnects”，描述了用于芯片上网络 (Network-on-Chip，NoC)互连的缓冲器电路的若干泄漏降低技术。再次描 述了混合的阈值电压设计，其中，缓冲器中的某些晶体管具有低阈值电 压且某些具有高阈值电压。所描述的设计采用与每个缓冲器电路相关联 的头部(header)和尾部(footer)睡眠晶体管(或从一个缓冲器电路到下一个 缓冲器电路在头部睡眠晶体管与足部睡眠晶体管之间交替)，它们被时钟 信号驱动，使各个缓冲器电路能够接通或关断，由此降低泄漏电流。