[发明专利]镶嵌内连线结构与双镶嵌工艺

说明书

技术领域

本发明关于铜内联线半导体工艺领域，特别是有关于一种改良的铜双镶嵌(copper dual damascene)工艺，特别是使用到金属掩模层(metal hard mask)的双镶嵌工艺，可以在通路与下层导线的对不准情形发生时，避免由于蚀刻盖层而同时在下层导线旁产生蚀刻凹槽(recess)缺陷。

背景技术

如熟习该项技术者所知，镶嵌内联线技术已经是目前半导体工业用来形成集成电路中铜导线的主流技术。简言之，镶嵌内联线结构的制作方法，是先在介电材料薄膜上蚀刻出电路图案，然后再将铜金属填入这个图案凹槽中，而依在介电材料薄膜上蚀刻电路图案的方式来区分，双镶嵌技术又可再细分为沟槽优先(trench-first)工艺、通路优先(via-first)、部分通路优先(partial-via-first)以及自行对准(self-aligned)等不同种类的工艺。

请参阅图1至图5，其绘示的是现有技术的部分通路优先(partial-via-first)双镶嵌工艺的剖面示意图。首先，如图1所示，衬底1上具有一底层或低介电常数介电层10。在低介电常数介电层10中形成有下层铜导线12，并且覆盖有一盖层14，通常是掺杂氮的碳化硅(SiCN)。接着依序在盖层14上形成低介电常数介电层16、硅氧盖层18、金属掩模层20以及底部抗反射层(bottomanti-reflective coating，BARC)22。然后，在底部抗反射层22上形成光致抗蚀剂图案30，其具有一沟槽开口32，定义出镶嵌导线的沟槽图案(trenchpattern)。

如图2所示，接着进行一干蚀刻工艺，经由光致抗蚀剂图案30的沟槽开口32蚀刻金属掩模层20直到硅氧盖层18，藉此在金属掩模层20中定义形成一沟槽凹口36。前述的干蚀刻步骤一般停止在硅氧盖层18中。接着，去除剩下的光致抗蚀剂图案30以及底部抗反射层22，暴露出剩下的金属掩模层20。

如图3所示，于衬底1上另沉积一底部抗反射层38，使底部抗反射层38填满沟槽凹口36，并覆盖在金属掩模层20上。接着，再于底部抗反射层38上形成一光致抗蚀剂图案40，其具有一通路开口42，其位置恰好在沟槽凹口36的正上方。上述的通路开口42利用现有的光刻技术形成。接着，利用光致抗蚀剂图案40作为蚀刻掩模，进行干蚀刻工艺，经由通路开口42蚀刻底部抗反射层38、硅氧盖层18以及低介电常数介电层16，藉此在低介电常数介电层16上半部形成部分通路(partial via)46。

如图4所示，接着，利用氧气等离子等方式去除剩下的光致抗蚀剂图案40以及底部抗反射层38，并且暴露出已定义有沟槽凹口36的金属掩模层20。

如图5所示，接着利用金属掩模层20作为蚀刻硬掩模，进行一干蚀刻工艺，向下蚀刻未被金属掩模层20覆盖到的硅氧盖层18以及低介电常数介电层16，并同时经由部分通路46继续蚀刻低介电常数介电层16，直到暴露出部分的盖层14，藉此将先前形成的沟槽凹口36以及部分通路46图案转移至低介电常数介电层16中，形成双镶嵌开口50，其包括一沟槽开口56以及一通路开口66。

如图6所示，接着再利用一蚀刻工艺，此步骤通常又称为“衬垫层蚀除步骤(Liner Removal)”或“LRM步骤”，经由通路开口66，将暴露出的盖层14去除，藉以暴露出下层铜导线12。接下来，就可以继续进行上层铜导线的制作，如阻隔层的沉积、铜金属的电镀等步骤，不再另外赘述。前述用来去除盖层14的蚀刻工艺通常是采用含氢的氟烷类气体等离子，例如CH₂F₂或者CHF₃等离子。

然而，随着集成电路中的关键线宽越来越小，双镶嵌开口50的通路开口66与下层铜导线12发生对不准的情况也可能会越来越严重，如图7以及图8所示，但是，当发生对不准的情况，会造成最后进行盖层14的蚀刻时，一并侵蚀到下层铜导线12旁边的低介电常数介电层10，形成不必要的凹槽80，造成后续阻隔层并不易填入凹槽80，因而影响到集成电路的电性表现以及可靠度。此外，使用含氢的氟烷类气体等离子，例如CH₂F₂或者CHF₃等离子，来去除盖层14的蚀刻工艺往往同时会造成难以清除残留物(有可能是等离子气体与金属掩模层反应的有机金属衍生物)。