[发明专利]采用半速时钟的全速率伪随机序列生成器

说明书

技术领域

本发明主要涉及到由CMOS晶体管构成的伪随机序列生成器领域，特指一种采用半速时钟的全速率伪随机序列生成器。

背景技术

集成电路是一种复杂的功能器件，在开发和生产过程中出现一些错误和缺陷是不可避免的，为保证产品的质量与可靠性需通过测试对产品的质量与可靠性加以监控。在集成电路中多采用插入伪随机序列生成器的方法来实现内建自测试。因此，伪随机数据序列产生电路设计的优劣直接影响到自测试的效果。参见图3所示的现有技术中的伪随机序列产生器，通过在不同的反馈回路插入异或门或者与非门等逻辑，可在输出端输出伪随机的序列信号。此种方法的缺点是输出的伪随机序列数据速率最大只能达到控制移位寄存器的输入时钟的频率，这对高速电路的伪随机数据序列产生是非常不利的。

发明内容

本发明要解决的问题就在于：针对现有技术存在的技术问题，本发明提供一种结构简单、能够在输入控制时钟不变的条件下，产生比传统伪随机序列生成器高一倍的数据速率的，采用半速时钟的全速率伪随机序列生成器。

为解决上述技术问题，本发明提出的解决方案为：一种采用半速时钟的全速率伪随机序列生成器，其特征在于它包括：

低速伪随机信号产生单元，包括第一低速伪随机信号生成器和第二低速伪随机信号生成器，第一低速伪随机信号生成器和第二低速伪随机信号生成器分别由N个带置位功能的移位寄存器级联而成，在统一输入控制时钟CLK和置位信号set控制下，产生两路数据频率与输入时钟频率一致、相位相同但数据序列集不同的串行伪随机数据，标示为序列1和序列2；

多路选择开关单元，由一组采用CLK产生的互补时钟信号控制的2选1选通开关构成，该选通开关由两个传输门组成，第一组传输门的Pmos管和第二组传输门的Nmos管使用同一个控制输入CLK，第一组传输门的Nmos管和第二组传输门的Pmos管使用同一个控制输入CLKN；

输出信号调节单元，由4个反相器构成，将从多路选择开关单元的输出信号调整后实现最后输出OUT。

与现有技术相比，本发明的优点就在于：

1、本发明采用半速时钟的全速率伪随机序列生成器可用于高速IO接口，时钟数据恢复电路，Serdes(串行收发器)等其它高速逻辑电路结构内建自测试的伪随机信号产生；

2、本发明采用半速时钟的全速率伪随机序列生成器克服了传统方式的伪随机数生成器的测试数据速率不能高于输入时钟的缺点，使用较低的时钟即可得到高速测试信号，简化了测试电路的设计难度；

3、在本发明中采用了改进型动态电路结构，使得电路工作的稳定性很好，抗PVT变化能力强，可以应用于各种环境比较恶劣的场合。

附图说明

图1是本发明具体实施例的框架结构示意图；

图2是本发明具体实施例的电路原理示意图；

图3是现有技术中的框架结构示意图；

图4是带置位功能移位寄存器的电路原理示意图。

具体实施方式

以下将结合附图和具体实施例对本发明做进一步详细说明。