[发明专利]脉冲合成方式的占空比可调N次分频电路

说明书

技术领域

本发明主要涉及到具有CMOS晶体管的分频电路领域，特指一种脉冲合成方式的占空比可调N次分频电路。

背景技术

在高速串行总线中，并串/串并转换电路作为重要的组成部分，将低速并行数据转换为高速串行数据流输出，或者接收高速串行数据流并转换位低速并行数据。在并/串或者串/并的转换过程中，同样存在着时钟频率的转换，明显可见N位并行数据传输的时钟与串行数据传输的时钟比值为K＝1/N。

传统的分频电路多采用计数器或者移位反馈寄存器链两种方法。计数器方式原理简单，即通过计数方式对输入时钟沿进行计数，计数器计满复位后即可得到对应的分频时钟。此种结构通用性强，缺点是电路中需要对双沿进行采样计数，整个电路的性能决定于计数器的最高工作频率，且电路逻辑较复杂。附图4所示，移位反馈寄存器链方式采用边沿触发器链的输出反馈方式，通过将相位不同的移位时钟进行反馈，即可得到分频时钟。此方法逻辑结构简单，通用性较低。但以上所述两种方法均不易实现奇数次或者任意次，以及占空比可调的分频电路。

发明内容

本发明要解决的问题就在于：针对现有技术存在的技术问题，本发明提供一种结构简单、采用脉冲合成方式、占空比可调且任意次分频的脉冲合成方式的占空比可调N次分频电路。

为解决上述技术问题，本发明提出的解决方案为：一种脉冲合成方式的占空比可调N次分频电路，其特征在于它包括：

脉冲时钟产生单元由N个动态型锁存器构造的移位寄存器级联而成，其中N为输入时钟的分频比，奇数级移位寄存器与偶数级移位寄存器的控制时钟反接，最后一级移位寄存器的输出通过一个反相器后反馈回第一级移位寄存器的输入端，脉冲时钟产生单元在高速输入时钟信号CLOCK的控制下产生多路相位移位为1/2个周期的多相时钟信号，并利用该多相时钟信号间的相位差，通过异或门电路产生两路每N个CLOCK周期的单脉冲信号；

控制时钟合成单元由或非门和三个驱动反相器组成，脉冲时钟产生单元产生的两路脉冲信号PUL1和PUL2通过控制时钟合成单元后，将合成为两路每N个CLOCK周期的互补双脉冲信号，三个驱动反相器用来将经或非门合成的时钟信号分为正反两路信号PUL_C及PUL_CN；

分频时钟合成单元由两个移位寄存器和输出信号调节单元组成，两个移位寄存器在反接的时钟控制下构成一个动态型触发器，并将输出通过一个反相器后反馈回输入，在控制时钟合成单元产生的PUL_C及PUL_CN信号的控制下，动态触发器在每一个信号脉冲作用下反馈反转，即每两个信号脉冲产生一个N次分频时钟。

所述移位锁存器由传输门和反相器级联而成，在时钟CLK及CLKN的控制下，该动态寄存器只在时钟CLK的高电平阶段导通，此时输入可直接输出至反相器；当时钟CLK为低电平时，传输门关断，此时输出在反相器输出端寄存。

与现有技术相比，本发明的优点就在于：

1、本发明的脉冲合成方式的占空比可调N次分频电路可以产生不同分频比的分频信号，满足高速Serdes电路和其他时钟产生电路中多个模块的时钟信号产生；

2、本发明的脉冲合成方式的占空比可调N次分频电路克服了传统方式的分频工作频率低和占空比不可调的难题，最高工作频率达2.0GHz；

3、在本发明中采用了改进型动态电路结构，使得电路工作的稳定性很好，抗PVT变化能力强，可应用于各种环境比较恶劣的场合。

附图说明

图1是本发明具体实施例的框架结构示意图；

图2是本发明具体实施例的电路原理示意图；

图3是本发明具体实施例中动态移位锁存器的电路原理示意图。

图4是现有技术中移位反馈寄存器链构成分频电路的框架结构示意图。

具体实施方式

以下将结合附图和具体实施例对本发明做进一步详细说明。