[发明专利]子字并行整数乘法器

权利要求书

1.一种子字并行整数乘法器，其特征在于：它包括数据预处理模块、四个独立的部分产生模块、一个修正值选择模块以及部分积压缩树模块，所述数据预处理模块用来输入被乘数SRC1[63:0]和乘数SRC2[63:0]及控制信号，根据操作模式和符号控制信号对被乘数和乘数进行扩展，产生相应的4组被乘数和4组乘数；所述修正值选择模块用来根据操作模式及乘积结果的符号位对修正值进行选择和合并修正值；部分产生模块的输入为数据预处理模块产生的4组被乘数、4组乘数和控制信号，输出为部分积，每组部分产生模块由一组Booth编码单元和一组部分积选择单元组成，功能完全相同，并行处理，第一部分产生模块产生低位乘法的9个部分积，第二部分产生模块产生次低位乘法的9个部分积，第三部分产生模块产生次高位的9个部分积，第四部分产生模块产生高位的9个部分积；部分积压缩树模块用来对部分产生模块产生的部分积和合并后的修正值进行压缩。

2.根据权利要求1所述的子字并行整数乘法器，其特征在于当在子字并行模式乘法操作时修正值选择模块的操作为：

(1)、首先在做子字并行乘法操作时根据每个子字乘积符号的不同给相应的部分积在加上一个修正值：

①当低位子字乘积结果的符号位为正时，给其乘积结果加上修正值：

128’hffff_ffff_fffe_0000_0000_0000_0000_0000；

②当低位子字乘积结果的符号为负时，给其乘积结果加上修正值：

128’hffff_ffff_fffe_0000_0000_0001_0000_0000；

③当次低位子字乘积结果的符号为正，则给其乘积结果加上修正值：

128’hffff_fffe_0000_0000_0000_0000_0000_0000；

④若次低位子字乘积结果的符号为负，则给其乘积结果加上修正值：

128’hffff_fffe_0000_0001_0000_0000_0000_0000；

⑤当次高位子字乘积结果的符号为正时，给其乘积结果加上修正值：

128’hfffe_0000_0000_0000_0000_0000_0000_0000；

⑥当次高位子字乘积结果的符号为负时，给其乘积结果加上修正值：

128’hfffe_0001_0000_0000_0000_0000_0000_0000。

(2)、在将三个修正值送入部分积累加单元之前就将这三个修正值进行合并，与部分积产生单元并行执行，最后将其与部分积一同送入部分积压缩单元累加即可；根据各个子字乘积结果符号不同，低位、次低位和次高位各有两种修正值，排列组合有8种情况，每种情况的修正值合并结果如下，其中0代表乘积为正，1代表乘积为负：

①次高位为0，次低位为0，低位为0时，修正值合并结果为：

128’hfffd_fffd_fffe_0000_0000_0000_0000_0000；

②次高位为0，次低位为0，低位为1时，修正值合并结果为：

128’hfffd_fffd_fffe_0000_0000_0001_0000_0000；

③次高位为0，次低位为1，低位为0时，修正值合并结果为：

128’hfffd_fffd_fffe_0001_0000_0000_0000_0000；

④次高位为0，次低位为1，低位为1时，修正值合并结果为：

128’hfffd_fffd_fffe_0001_0000_0001_0000_0000；

⑤次高位为1，次低位为0，低位为0时，修正值合并结果为：

128’hfffd_fffe_fffe_0000_0000_0000_0000_0000；

⑥次高位为1，次低位为0，低位为1时，修正值合并结果为：

128’hfffd_fffe_fffe_0000_0000_0001_0000_0000；

⑦次高位为1，次低位为1，低位为0时，修正值合并结果为：

128’hfffd_fffe_fffe_0001_0000_0000_0000_0000；

⑧次高位为1，次低位为1，低位为1时，修正值合并结果为：

128’hfffd_fffe_fffe_0001_0000_0001_0000_0000。

3.根据权利要求2所述的子字并行整数乘法器，其特征在于：所述修正值选择模块进行修正值合并时，大部分修正位是固定的，只有第97位、96位、64位、32位修正位根据各子字乘积符号组合不同而有变化，且变化有规律可循，其中第97位、96位修正位根据次高位子字乘积符号变化，第64位修正位根据次低位子字乘积符号变化，第32位修正位根据低位子字乘积符号变化，其余各修正位都是固定值，当作子字并行模式乘法操作时只要将其与部分积一同送入部分积压缩单元累加即可。