[发明专利]用于高速I/O的混合预加重均等化的发射机及方法

说明书

技术领域

本发明涉及电流模式逻辑驱动电路，具体地说，用于高速I/O的混合预加重均等化的发射机及方法。

背景技术

在片与片之间的通讯中，为了得到高速率，的电压，可采用电流模式的I/O逻辑(CML)。由于符号间(inter-symbol)噪声的干扰、反射、耦合等原因，I/O的性能受到严重的限制。为了提高IO的性能，现有技术引入预加重的均等化技术来克服通道传入的失真。预加重均等化是一个简单的步骤，就是将数据流描述成以下等式：

Y=Σi=0N-1aixi]]>

式中，N是taps的总数，a_i是每一个tap的系数，x_i是引入的数据流。

实现上述等式的电路结构称作预加重发射机，通常情况下，有两种方法来执行预加重发射机：模拟均等化和数字均等化。图1展示了一个模拟均衡化的操作，它包括了一个全尺寸的CML驱动器，驱动器的电流由一个数字模拟转换器DAC控制。均等化的系数(Coefficients)由电流控制DAC反馈得到，因此，可以很好的控制驱动器的输出摆幅。每一个端头(tap)包含了一个潜在的全尺寸的驱动器和DAC。把所有的输出都连接到一起，最终的电流加到一起，那么，就可以得到正确的输出摆幅。均等化译码器可以简化成小步长的触发器，或在一些情况下，可以用一些很复杂的译码图。

通常，模拟均等化有着所有的优点(译码简单，电流DAC运行速度很低，多数据通道中，一个tap只要一个电流DAC，预驱动器设计容易，驱动器中不同的比特反馈没有不匹配等等)。但其不足之处在于，当tap数达到一定值后，驱动器的输出负载并不会随着所用的tap数的增加而呈线性增加。这极大的限制了电流I/O的设计水平，尤其是当设计均等化7个tap时候。

如图2所示为数字均等化的电路结构。驱动器和模拟方式的驱动器有着相同的驱动力。不同之处在于，数字化驱动器有一个恒定的偏置。整个驱动器是分成一块一块的，而且是二进制的。适当的比特数的选择，取决于具体的应用。上述的驱动器本质上是一个8位的DAC。所有的滤过系数都是均等译码器，乘法器，加法器的反馈，而这些都是由数字译码器完成的。数字均等有着驱动器pad点负载最小化的优点，但是却增加了所有数字电路的负载。对于更高的数据速率，这可能会在某些数据回路中产生时序问题。在性能上，回路交叉点工作得很慢是以额外增加的电源和面积为代价的。

发明内容

本发明的目的，在于克服上述现有的模拟均等化和数字均等化的结构所存在的不足，从而提供了一种用于高速I/O的混合预加重均等化的发射机。

本发明的用于高速I/O的混合预加重均等化的发射机，包括一译码器，其特征在于，所述译码器包括多个位元加法器。

所述译码器后端进一步连接有一混合输出单元，该混合输出单元包括一低位输出单元以及一高位输出单元，所述高位输出单元用于接收高位数据。

本发明的另一目的，在于克服现有的模拟均等化和数字均等化方法所存在的缺陷，从而提供了一种用于高速I/O的混合预加重均等化的方法。

本发明的用于高速I/O的混合预加重均等化方法，其特征在于，包括以下步骤：

利用一包括多个位元加法器的译码器，对输出的数据进行译码操作；

输入均等化系数到该译码器，并被压缩成两个向量；

对该两个向量的高位和低位分别进行相加；

将上述低位相加的进位应用到复制的数字模拟转换器中。

利用本发明，可节省响应时间，减少电路的负载量，从而提高了数据传输速度，减小了芯片设计的面积和电路功耗。

附图说明

图1是现有技术中的一种6端头(tap)8位的模拟发射机均衡器的拓扑结构示意图；

图2是现有技术中的一种7端头(tap)8位的数字发射机均衡器的拓扑结构示意图；

图3是本发明的用于高速I/O的混合预加重均等化的发射机的拓扑结构示意图；

图4是本发明的混合数字模拟转换的数字滤波示意图；