[发明专利]互补金属氧化物半导体器件应力层的形成方法

说明书

技术领域

本发明涉及半导体制造技术领域，特别涉及一种互补金属氧化物半导体器件(CMOS)的应力层的形成方法。

背景技术

在半导体制造技术中，已知在掺杂区上形成应力层可在底下含有掺杂杂质的层或是衬底上产生机械应力，通过这种应力来提升相关半导体元件的速度。这样的应力能够增加掺杂杂质的活动力。活动力增加的掺杂质或是电荷载流子可使半导体器件有更高的运转速度。在过去的十几年之间，利用缩减金属氧化物半导体场效应晶体管(MOSFET)尺寸的方式，借以持续地改善集成电路的每一功能元件的操作速度、效能表现、电路的元件密度以及成本。缩减的方法主要包括缩小栅极长度以及栅极氧化层的厚度。为了进一步提升晶体管的效能，利用位于半导体衬底中一部份的应变通道区域来制造MOSFET元件。对于互补金属氧化物半导体场效应晶体管(CMOS)而言，以N型的MOS晶体管或P型的MOS晶体管来说，使用应变通道区域可以提高载流子的迁移率，以提高元件的性能。

在2006年5月10日公开的、公开号为CN1770425的中国专利申请公开说明书中公开了一种具有区域化应力结构的金属氧化物半导体场效应晶体管，其在沿着源极-漏极的方向上，于NMOS的N型通道表面形成张应力(Tensile Strain)的应力层，可以增加电子的迁移率，而在沿着源极-漏极的方向上，于PMOS的P型通道表面形成压应力(Compressive Strain)的应力层，可以提高空穴的迁移率。

图1为CMOS器件的应力层位置示意图。如图1所示，在NMOS晶体管14上形成张应力层层16以增加电子的迁移率，而在PMOS晶体管12上形成压应力层层18以增加空穴的迁移率。图2至图11为说明现有CMOS器件应力层形成过程的示意图。在形成应力层的过程中，如图2所示，先形成一层张应力层或压应力层，例如先在NMOS晶体管14上形成张应力的应力层16；随后，如图3所示，在器件表面涂布光刻胶20，利用一掩膜版30进行曝光40，经显影等工艺后得到如图4所示的光刻胶图形20’，这层光刻胶图形20’覆盖了NMOS器件14表面的应力层16而暴露出了覆盖PMOS器件12表面的应力层16；然后如图5所示，利用光刻胶图形20’为掩膜刻蚀PMOS器件表面的应力层，这样便保留了NMOS器件14表面的应力层16；随后去除光刻胶图形20’，如图6所示；再形成另一层具有压应力的应力层18覆盖应力层16和PMOS器件12表面，如图7所示；然后在器件表面涂布另一层光刻胶50，利用另一掩膜版60进行曝光40，经显影等工艺后，便得到另一光刻胶图形50’，如图9所示，这层光刻胶图形50’覆盖了PMOS器件12表面的应力层18而暴露出了覆盖NMOS器件12表面的应力层18；然后如图10所示，利用光刻胶图形50’为掩膜刻蚀NMOS器件14表面的应力层，这样便保留了PMOS器件12表面的应力层18；然后如图11所示，去除光刻胶图形50’。由于沉积应力层18时，该应力层覆盖先前形成的应力层16，因此在移除光刻胶图形50’后，易在应力层156和18的接合部位出现凸起现象。此外，虽然上述应力层形成方法已广泛被业界采用，但随着竞争的日益激烈，半导体制造企业越来越重视成本控制，对器件形成过程中进一步降低成本提出了要求。

发明内容

本发明的目的在于提供一种互补金属氧化物半导体器件的应力层的形成方法，能够提高张应力层和压应力层衔接的精度，并进一步降低制造成本。

一方面，提供了一种CMOS器件应力层的形成方法，所述CMOS器件包括PMOS晶体管和NMOS晶体管，所述方法包括下列步骤：

在所述NMOS晶体管和PMOS晶体管表面形成第一应力层；

在所述第一应力层表面涂布第一光刻胶；

利用一掩膜版图案化所述第一光刻胶，形成暴露PMOS晶体管表面的第一应力层的第一光刻胶掩膜图形；

刻蚀所述PMOS晶体管表面的第一应力层并移除所述第一光刻胶掩膜图形；

在所述第一应力层和PMOS晶体管表面沉积第二应力层；

在所述第二应力层表面涂布第二光刻胶；

利用所述掩膜版图案化所述第二光刻胶，形成暴露NMOS晶体管表面的第二应力层的第二光刻胶掩膜图形；

刻蚀所述NMOS晶体管表面的第二应力层并移除所述第二光刻胶掩膜图形。

优选地，所述第一光刻胶为正性光刻胶。所述第二光刻胶为负性光刻胶。

优选地，所述第一光刻胶为负性光刻胶。所述第二光刻胶为正性光刻胶。

优选地，所述第一应力层和第二应力层的材料为氮化硅。