[发明专利]高速ADC应用中降低电源噪声的方法

说明书

技术领域

本发明涉及ADC(Analog to Digital Converter，模拟/数字转换器)，特别是一种高速ADC应用中降低电源噪声的方法。

背景技术

在ADC设计中，噪声有多个来源，主要是ADC自身的电源，特别是在转换器周围设计和放置的电路走向。通过优化的设计考虑，可以把噪声对高速采集应用的影响最小化。数字电路通常会在其电源线路上产生噪声。如果还使用相同的电源对模拟或混合信号器件进行供电，则此噪声可以通过它们的电源插针耦合至这些元件。从某种程度上来说，它们的模拟或混合信号元件具有良好的电源抑制性能，这不会影响模拟或混合信号元件。但是，正如数据表上所说明的那样，模拟和混合信号器件的电源抑制比(PSRR)通常指具有两个不同稳定直流电源电压的单个参数(例如偏移电压)的差异。此规格很少提及元件在抑制电源上的高频噪声方面如何发挥效能。有了高速ADC，数字输出驱动器可以提供快速的边缘速率。这将导致当输出数据从逻辑低转变为逻辑高时，ADC的输出驱动器根据输出的电容改变动态电源电流大小。因此，如果不从ADC输出驱动器中对输出驱动器电源进行去耦，输出驱动器电源VDR上引起的噪声可能会干扰其它模拟电路。

因此，若要降低噪声，当务之急就是把输出总线电容最小化，以便以较小的电流对该电容进行充电；第二点就是对电源进行充分地去耦处理。

发明内容

本发明的目的在于提供一种高速ADC应用中降低电源噪声的方法，主要解决上述现有技术中所存在的问题，避免了ADC应用中产生的噪声干扰其它模拟电路。

为解决上述问题，本发明是这样实现的：

一种高速ADC应用中降低电源噪声的方法，其特征在于它包括如下主要步骤：A对电源进行去耦；B接地选项；C独立的电源。

所述的高速ADC应用中降低电源噪声的方法，其特征在于所述的步骤B使用拆分接地，其中包括模拟接地和数字接地，连接在一个点上。

所述的高速ADC应用中降低电源噪声的方法，其特征在于所述的步骤B使用拆分接地使用一个整体接地。

所述的高速ADC应用中降低电源噪声的方法，其特征在于所述步骤C中连接至IC的三个电源插针分别使用不同的稳压器。

藉由上述技术方案，本发明的有益效果是：

通过本发明方法可消除ADC电源以及周围电路中的噪声源，将会大幅改进数据采集设计中的防噪性能。

具体实施方式

本发明提供了一种高速ADC应用中降低电源噪声的方法，它包括如下主要步骤：

一、对电源进行去耦

本发明方法中的电源去耦技术用在12-bit、40MSPS的ADC上。实际上，并非所有这些电容器均是必要的。通常，10mF电容器和0.1mF单片电容器的并联组合足以满足要求。最佳值可能根据选择的特定IC以及操作频率的变化而变化，因此必须确保遵照制造商的建议进行操作。ADCS9888是一款3通道视频捕获IC，用在平板显示器、视频投影仪以及其它需要捕获高分辨率视频数据的应用中。它是三重8-bit ADC，操作速度高达205MSPS。它还包括时钟生成电路，用于根据视频同步信息创建25MHz~205MHz的高频像素时钟。要成功进行操作，对模拟电路和PLL/VCO提供顺畅且无噪声的功率非常重要。VD是IC内模拟和数字电路的主电源。VDD是数字数据输出的电源。VDD可以在主电源之下的电压值操作，VD降至2.5V可以向更低的电压电路提供便利的连接。PVD是锁相环路电源。PVD应该很好地进行滤波、绝缘和去耦，以便为PLL和VCO电路提供非常稳定的低噪声电压源。因此，向ADCS9888提供功率的最简单、最便宜的方式就是使用如同LM317的简单模拟稳压器来将+5V的数字总线降低到3.3V。但是这里存在着一个潜在的噪声问题。LM317是适用于众多应用的器件，但从5V下降到3.3V时则不建议采用该器件，因为LM317是标准下降电压稳压器，并且通常需要在Vin~Vout之间具有至少2V的压降。由于不存在2V压降，在VD的噪声可以通过稳压器方便地进行耦合，并且出现在输出端。快速的修复措施就是使用类似LM1117的准低压降稳压器。此器件在1.2V~1.3V的下降电压范围内进行操作，具体电压大小取决于负载电流和其它因素。因此，在ADCS9888的电源和接地插针间具有足够的本地高频去耦，可以更好地使用工作系统。但是，在芯片的不同电源总线间仍然可能存在噪声耦合。