[发明专利]半导体器件中铜的电镀方法

说明书

技术领域

本发明涉及半导体制造技术领域，特别涉及一种半导体器件中铜的电镀方法。

背景技术

随着集成电路的制作向超大规模集成电路(ULSI)发展，其内部的电路密度越来越大，所含元件数量不断增加，使得晶片的表面无法提供足够的面积来制作所需的互连线(Interconnect)。为了配合元件缩小后所增加的互连线需求，利用通孔实现的两层以上的多层金属互连线的设计，成为超大规模集成电路技术所必须采用的方法。

传统的金属互连是由铝金属制作实现的，但随着集成电路芯片中器件特征尺寸的不断缩小，金属连线中的电流密度不断增大，响应时间不断缩短，传统铝互连线已达到工艺极限。当工艺尺寸小于130nm以后，传统的铝互连线技术已逐渐被铜互连线技术所取代。与铝金属相比，铜金属的电阻率更低、电迁移寿命更长，利用铜工艺制作金属互连线可以降低互连线的RC延迟、改善电迁移等引起的可靠性问题。但是，采用铜工艺制作互连线也存在两个问题：一是铜的扩散速度较快，二是铜的刻蚀困难，因此，其所适用的工艺制作方法与铝工艺完全不同，通常会采用镶嵌结构以填充的方式实现。

图1为现有的铜层填充过程中产生空洞的器件剖面示意图，如图1所示，首先，在衬底101上沉积层间介质层102；接着，在该层间介质层102上光刻出通孔图案，并刻蚀形成通孔；再接着，为使填充的铜金属与通孔侧壁的介质层102粘附性良好，同时，防止铜金属向介质层102内扩散，在填充金属前先沉积一层粘附层103，该粘附层103通常可由Ta/TaN组合物形成。然后，在粘附层103上形成铜的晶种层104，再利用电镀的方法在通孔内填充铜金属105，形成铜层。该铜层的形成质量对电路的性能影响很大，会直接影响到电路的多个性能参数。

在上述铜层的形成过程中较为关键的一点就在于该电镀形成的铜层需要具有较好的填充沟槽的能力。如果铜层填充质量不佳，在铜层的内部形成了图1中所示的空洞110，则在进行后续的平坦化处理时，就会在铜金属表面形成凹陷。图2为现有的平坦化存在空洞的铜层后的器件剖面示意图，如图2所示，在对铜金属层进行平坦化处理后，对应于铜层内的空洞110，在铜金属层的表面出现了凹陷120。

随着半导体技术的发展，器件的复杂性进一步提高，对半导体的各种制作工艺也提出了更高的要求。应力迁移(SM，Stress Migration)及电子迁移(EM，Electronic Migration)实验表明，在电镀形成的铜层内出现空洞会影响到器件的可靠性及寿命，如何避免在铜层内形成空洞的问题已不可忽视。

为解决这一铜层内产生空洞的问题，于2003年9月24日公开的公开号为CN1444258A的中国专利申请提出了一种新的铜沉积的方法，该方法在电镀槽内加入了缺陷减少剂，通过降低晶粒的重结晶及生长速度而减少铜生长过程中的内应力，从而减少了因生长不均匀而导致的铜层内的空洞。但该加入缺陷减少剂的方法，一方面增加了生产成本，另一方面延长了整个电镀过程所需的时间，降低了生产效率。

发明内容

本发明提供一种半导体器件中铜的电镀方法，以改善现有铜的电镀方法在电镀铜层时易在铜层内产生空洞的现象。

本发明提供的一种半导体器件中铜的电镀方法，包括步骤：

将衬底放置于电镀设备内；

提供第一电镀电流对所述衬底进行第一电镀处理；

提供第二电镀电流对所述衬底进行第二电镀处理，且所述第二电镀电流大于所述第一电镀电流；

提供第三电镀电流对所述衬底进行第三电镀处理，且所述第三电镀电流大于所述第二电镀电流；

提供第四电镀电流对所述衬底进行第四电镀处理，且所述第四电镀电流大于所述第三电镀电流。

其中，所述第一电镀电流可以在4至5安培之间；所述第二电镀电流可以在6至8安培之间；所述第三电镀电流可以在16至20安培之间；所述第四电镀电流可以在35至45安培之间。

其中，所述第一电镀处理的时间在4至7秒之间；所述第二电镀处理的时间由所述衬底上的小尺寸沟槽所需的填充时间决定，可以在30至60秒之间；所述第三电镀处理的时间由所述衬底上的大尺寸沟槽所需的填充时间决定，可以在60至90秒之间；所述第四电镀处理的时间在25至40秒之间。

其中，进行所述第一电镀处理和所述第二电镀处理时，所述衬底以80转/秒至100转/秒的速度旋转；进行所述第三电镀处理时，所述衬底以10转/秒至15转/秒的速度旋转；进行所述第四电镀处理时，所述衬底保持静止。