[发明专利]轻掺杂区、源/漏区形成方法和膜层图形化方法

说明书

技术领域

本发明涉及半导体制造技术领域，特别涉及一种轻掺杂区、源/漏区形成方法和膜层图形化方法。

背景技术

轻掺杂区包含轻掺杂漏注入(Lightly Doped Drain，LDD)区及袋式(Pocket)离子注入区，所述轻掺杂区用于定义MOS器件的源漏扩展区。LDD杂质位于栅极下方紧贴沟道区边缘，Pocket杂质位于LDD区下方紧贴沟道区边缘，均为源漏区提供杂质浓度梯度。

通常应用离子注入方法形成所述轻掺杂区。离子注入是将改变导电率的掺杂材料引入半导体衬底的标准技术。在离子注入系统中，所需要的掺杂材料在离子源中被离子化，离子被加速成具有规定能量的离子束后被引向半导体衬底的表面，离子束中的高能离子得以渗入半导体材料并且被镶嵌到半导体材料的晶格之中。

当前，形成所述轻掺杂区的步骤包括：如图1所示，在半导体衬底10上形成栅极20；清洗形成栅极20后的所述半导体衬底10；如图2所示，在清洗后的所述半导体衬底20上形成图形化的抗蚀剂层30，所述图形化的抗蚀剂层30覆盖部分所述半导体衬底10，以暴露所述半导体衬底10的轻掺杂区表面；如图3所示，以所述图形化的抗蚀剂层和所述栅极为掩膜，执行离子注入操作，以形成所述轻掺杂区40。

显然，图形化的抗蚀剂层与所述栅极之间应暴露部分所述半导体基底，以在暴露区域执行离子注入操作，形成轻掺杂区。然而，实际生产发现，在抗蚀剂层与栅极之间尺寸间隔较小时，所述暴露区域的尺寸通常会偏离设计值，即，所述暴露区域中存在未被去除的沉积物，严重时，如图4所示，甚至在抗蚀剂层与栅极之间形成桥接(bridge)缺陷32，影响后续离子注入操作的进行。

2005年4月27日公开的公开号为“CN1610079”的中国专利申请中提供了一种在金属层蚀刻后移除抗蚀剂层的方法，通过在传统的干式移除抗蚀剂层制程后加入一等离子蚀刻制程，以加速移除位于金属侧壁上的沉积物与金属残留物，进而可减少湿式移除制程所需时间，并可降低微光刻现象的发生。即，所述方法通过增加一等离子蚀刻制程去除金属层图形间的沉积物。然而，实际生产发现，利用上述方法去除在抗蚀剂层与栅极之间形成桥接的沉积物时，去除效果有限，且需增加一等离子蚀刻制程，既使工艺复杂化，又易造成栅极表面损伤。

发明内容

本发明提供了一种轻掺杂区形成方法，可优化抗蚀剂层的图形化效果。

本发明提供的一种轻掺杂区形成方法，包括：

在半导体衬底上形成栅极；

清洗形成栅极后的所述半导体衬底；

对清洗后的所述半导体衬底执行热处理操作；

在经历热处理操作后的所述半导体衬底上形成图形化的抗蚀剂层，所述图形化的抗蚀剂层覆盖部分所述半导体衬底，以暴露所述半导体衬底的轻掺杂区表面；

以所述图形化的抗蚀剂层和所述栅极为掩膜，执行离子注入操作。

可选地，所述热处理操作的温度范围为100～400摄氏度；可选地，所述热处理操作的温度范围为150～180摄氏度；可选地，所述热处理操作持续时间为60～100秒。

本发明提供的一种源/漏区形成方法，包括：

在半导体基底上形成栅极；

形成环绕所述栅极的侧墙；

清洗形成侧墙后的所述半导体基底；

对清洗后的所述半导体基底执行热处理操作；

在经历热处理操作后的所述半导体基底上形成图形化的抗蚀剂层，所述图形化的抗蚀剂层覆盖部分所述半导体基底，以暴露所述半导体基底的离子注入表面；

以所述图形化的抗蚀剂层、所述栅极和所述侧墙为掩膜，执行离子注入操作。

可选地，所述热处理操作的温度范围为100～400摄氏度；可选地，所述热处理操作的温度范围为150～180摄氏度；可选地，所述热处理操作持续时间为60～100秒。

本发明提供的一种膜层图形化方法，包括：

提供半导体基体，所述半导体基体表面具有膜层；

清洗所述半导体基底；

对清洗后的半导体基体执行热处理操作；

在热处理后的半导体基体上形成图形化的光致抗蚀剂层；

以所述图形化的光致抗蚀剂层为掩膜，图形化所述膜层。

可选地，所述热处理操作的温度范围为100～400摄氏度；可选地，所述热处理操作的温度范围为150～180摄氏度；可选地，所述热处理操作持续时间为60～100秒。

与现有技术相比，本发明具有以下优点：