[发明专利]同步动态随机访问存储器的访问方法及控制装置

说明书

技术领域

本发明涉及一种数字电路技术领域的方法及装置，具体是一种同步动态随机访问存储器的访问方法及控制装置。

背景技术

同步动态随机访问存储器(SDRAM)在数字集成电路系统中是非常常用的，SDRAM的速度一般比SRAM(静态随机访问存储器)要慢，访问SDRAM的带宽经常会是一个数字集成电路系统设计中的关键和难点。要访问SDRAM中的某个基本存储单元，必须先激活该基本存储单元所在的SDRAM中的某个存储阵列中的某个存储行，在这之前如果该存储阵列中有另一个存储行打开着，必须先将它关闭。激活和关闭这些动作都需要一定的时间来完成，降低这部分时间在整个访问SDRAM过程中所占据的比例，就能提高真正的数据传输时间在整个整个访问SDRAM过程中所占据的比例，才能够提高访问SDRAM的效率。

现有技术在访问SDRAM时，其突发长度只能设定为SDRAM芯片所支持的有限几种长度，比如1，2，4，8或全页式。虽然突发访问的方式能够有效地提高存储器的访问效率，但是SDRAM芯片所提供的突发长度选项太少，而且长度比较短，不足以支持高存储器带宽要求的情形。另外，按照一次突发访问中访问基本存储单元的顺序，SDRAM芯片只支持递增型和交织型两种类型的突发访问，不够灵活的突发访问类型限制了突发访问可以应用的场合，从而降低存储器访问效率。

经过现有技术的文献检索发现，Tomasz Szymanski等人在VI-thInternational Conference the Experience of Designning and Application ofCAD Systems in Microelecronics(第四届微电子计算机辅助设计系统的设计与应用经验国际学术会议)上所发表的文章《SDRAM controller for real timedigital image processing systems》(适用于实时数字图像处理系统的同步动态随机访问存储器的控制器)即采用现有技术。该系统主要分为四个部分，分别负责初始化，刷新，以及读和写的控制，其核心部分一读和写的控制部分，把突发访问类型定为递增型，突发长度定为4，以提高访问存储器效率。尽管相比突发长度为1的单个基本存储单元的访问而言，该SDRAM控制器的效率已经有所增加，但是对于例如视频解码器等高外部存储器带宽要求的设计来说，这样的效率还是远远不够。

发明内容

本发明针对现有技术的不足，提供一种同步动态随机访问存储器(SDRAM)的访问方法及控制装置。本发明允许SDRAM用户用一组读写事务描述信息来描述对SDRAM的访问要求，然后根据这组读写事务描述信息向SDRAM发出一系列SDRAM命令来完成对SDRAM的访问要求，能够明显地提高访问SDRAM的效率。

本发明是通过以下技术方案实现的：

本发明涉及的同步动态随机访问存储器的访问方法，具体包括以下步骤：

第一步，获得用户发起的读写事务描述信息，包括读写事务访问类型(读或写)，读写事务起始地址S，读写事务地址增量I和读写事务突发长度L；

第二步，设定读写事务起始地址S为SDRAM目标地址A，目标地址A由存储阵列(bank)地址BA，存储行(row)地址RA和基本存储单元(col)地址CA组成；

第三步，向目标地址A中所隐含的存储阵列地址BA和存储行地址RA发送激活命令；

第四步，等待SDRAM芯片所要求的必要的时间后，根据读写事务的信息所指定的访问类型发送读命令把SDRAM中位于目标地址A的访问单元传送给用户或发送写命令把用户提供的访问单元存入SDRAM中的目标地址A处；同时设定新的SDRAM目标地址为原SDRAM目标地址加上读写事务地址增量A＝A+I并且更新累计访问的访问单元数量；

第五步，根据目标地址A检测是否需要发送必要的关闭命令，如果需要则发送；检测的判据是，如果累计访问的访问单元数量等于读写事务的突发长度或者第四步中更新后目标地址A中的BA或RA部分与更新前目标地址A中的BA或RA部分不同，则判为需要发送关闭命令；否则重复第四步；

第六步，等待SDRAM芯片所要求的必要的时间后，重复第三到第五步直到累计访问的访问单元数量等于读写事务的突发长度。

所述SDRAM可以是SDR(单倍数据速率)SDRAM，DDR(双倍数据速率)SDRAM或DDR2(双倍数据速率2代)SDRAM中的一种。