[发明专利]金属氧化物半导体场效应晶体管阈值电压的测试方法

说明书

技术领域

本发明涉及SOI-CMOS半导体集成电路，具体地涉及电路封装时的衬底连接方法及SOI-CMOS半导体集成电路中N型或P型金属氧化物半导体场效应晶体管(Metallic oxide semiconductor field effect transistor，NMOSEFT、PMOSEFT)阈值电压的测试表征方法。

背景技术

SOI(Silicon-On-Insulator)技术是指在一层绝缘层(Box)上的硅膜上制作器件和电路(见图1)。由于埋氧层(Box)的存在，器件之间实现了完全的介质的隔离，因此SOI-CMOS集成电路从本质上避免了体硅CMOS电路的闩锁效应。另外，SOI器件的短沟道效应较小，能自然形成浅结，泄漏电流较小。小的结面积造成了优良的亚阈值特性，SOI-MOSFET天生的抗单粒子反转(Single Event Upset，SEU)和瞬态辐照(TransientRadiation)的能力优于体硅。因此，无闩锁却具有高速度、低电源电压、低功耗和抗辐照、耐高温特色的SOI-CMOS集成电路在国民经济各个部门具有非常广泛的应用前景。但是，也正是由于Box层的缘故，使得MOSEFT有了背栅的存在。背栅、背界面和背衬底的状况都会对硅膜上的MOSEFT有极大的影响。

一般的体硅CMOS集成电路，正常工作条件下的设置是：PMOS的源接高电位Vdd，NMOS的源和背面衬底接地电位Vss。对于SOI-CMOS电路，如果也是如上的设置，那么PMOS器件和NMOS器件的工作状态有很大的不同。NMOS相当于工作在地电位(Vss)的背栅栅压下，PMOS相当于工作在负电源电位(-Vdd)的背栅栅压下。这就是SOI-CMOS电路和体硅CMOS的本质差别。由于背栅偏置改变了，器件的阈值电压等特性相应也会改变，如果我们没有认识这个问题，还用体硅CMOS电路一样的表征方法，就会给电路分析带来错误的信息。一般来说会造成器件阈值电压不准，或发生器件亚阈值漏电，造成整体电路功耗过大。因此，单独表征N、PMOS的阈值电压的条件相应要改变，这样才能正确认识和控制阈值电压以便保障SOI电路的正常工作。

发明内容

本发明的目的在于提供一种在SOI上金属氧化物半导体场效应晶体管阈值电压的测试方法，以能准确地对NMOSFET和PMOSFET的电参数进行表征。

为实现上述目的，本发明提供的测试方法，一种金属氧化物半导体场效应晶体管阈值电压的测试方法，是在SOI-CMOS电路的背衬底连接一地电位(Vss)或电源电位(Vdd)。

所述的测试方法，其中，测试NMOS的阈值电压时，背衬底连接地电位(Vss)；测试PMOS的阈值电压时，背衬底连接负电源电位(-Vdd)。

所述的测试方法，其中，测试NMOS的阈值电压时，背衬底连接电源电位(Vdd)；测试PMOS的阈值电压时，背衬底连接地电位(Vss)。

本发明提供的测试，改变了单独表征NMOSFET和PMOSFET的阈值电压的条件，能正确表征和控制阈值电压以便保障SOI电路的正常工作。

附图说明

图1示出了公知技术中SOI材料和片上的MOSEFT和CMOS电路；其中：

图1A为SOI材料结构；

图1B为SOI上的CMOS反相器；

图中标记：(1)SOI上的薄硅层、(2)中间SiO₂层-Box、(3)硅衬底；

图2为常规MOS器件阈值电压测试方法示意图；

图3为SOI-CMOS电路背面衬底三种连接示意图；其中：

图3A为SOI-CMOS电路背衬底设为电源电位(Vdd)；

图3B为SOI-CMOS电路背衬底设为地电位(Vss)；

图3C为SOI-CMOS电路背衬底悬浮；

图4为SOI CMOS电路背衬底接地电位(Vss)的情况下，单独表征N、PMOSEFT阈值电压时的端口连接图；其中：

图4A为测量NMOS器件阈值电压端口连接图；

图4B为测量PMOS器件阈值电压端口连接图。

具体实施方式

为进一步说明本发明的技术内容，以下结合实施例及附图详细说明如后。