[发明专利]一种乘累加装置

说明书

技术领域

本发明涉及一种用于解决现代数字信号处理器中多种乘累加模式的乘累加装置。

背景技术

乘累加(MAC)是数字信号处理中最常见的运算之一，而且乘累加运算模式繁多，根据乘数和被乘数是否是有符号数可分为有符号数乘累加、无符号数乘累加和混合符号(一个乘数为有符号数，另一个为无符号数)乘累加，另外，在某些场合，需要考虑对乘累加运算的结果进行舍入，以保持计算的精度，因此这带来了如何设计MAC装置以满足各种可能情况的要求。

由于现代数字信号处理应用对数字信号处理器(DSP)的工作频率要求越来越高，而MAC的电路时延由于具体物理性质和功能复杂度的限制，即使随着半导体工艺的不断改进，也很难跟上DSP工作频率的要求，因此将MAC的电路分为若干时钟周期执行成为一种有效方法，但同时这也带来了如何划分MAC的功能结构以与DSP流水线匹配的问题。

发明内容

本发明的目的是提出一种用于解决处理器中多种乘累加模式的MAC结构装置，这种装置能够解决多模式的乘累加运算，同时按照乘累加运算流程可以划分成若干个顺序执行单元，通过对执行单元的合理安排和组合达到与DSP流水线结构的最佳匹配。

为实现以上目的，本发明采用的技术方案为：

一种乘累加装置，包括：操作数译码单元、部分积产生单元、Wallace树型加法单元、累加单元和最终结果单元，

其中：

所述操作数译码单元包括：

输入数据和信号的输入信息模块，

根据信号输出多位数及其符号类型到其他单元各模块的操作数译码逻辑模块；

所述部分积产生单元包括：

将操作数译码逻辑模块输出的部分多位数进行分裂并输出的操作数分裂逻辑模块，

将操作数译码逻辑模块和操作数分裂逻辑模块输出的数据进行符号扩展并输出到部分积产生逻辑模块的符号扩展逻辑模块，

根据符号扩展逻辑模块和操作数译码逻辑模块输出的数据产生部分积结果并输出到Wallace树型加法单元和累加单元的部分积产生逻辑模块，

其中符号扩展逻辑模块和部分积产生逻辑模块各设置两个，根据操作数分裂逻辑模块产生的数据相互对应；

所述Wallace树型加法单元包括两个将部分积产生逻辑模块和操作数译码逻辑模块输出的数据进行部分积累加的Wallace树型加法逻辑模块，并分别与部分积产生单元的分裂相对应；

所述累加单元包括：

将最终结果单元和操作数译码单元输出的数据进行选择并输送到累加逻辑模块的MUX子逻辑模块，

接受Wallace树型加法单元、操作数译码单元和MUX子逻辑模块输出的数据，并产生多位累加结果数据的累加逻辑模块；

所述最终结果单元包括接受累加单元输出的数据，并产生最终运算结果。

作为本发明的一种改进，所述输入信息模块输入信号包括多位乘累加算法功能信号、一位平方标志信号和乘法数据类型标志信号。

作为本发明的一种改进，所述部分积产生逻辑模块使用添加了运算符号信息的BOOTH编码算法。

作为本发明的一种改进，Wallace树型加法逻辑模块采用分裂式Wallace树型加法结构。

作为本发明的一种改进，运算的舍入操作在所述累加单元完成。

下面对本发明做进一步的描述：

本发明提出的MAC结构装置包含若干个输入及其相关逻辑。这些输入包括多位乘数、被乘数及多个乘累加算法选择信号，其相关逻辑为根据特定的乘累加算法选择信号及根据乘法数据类型标志信号选择对应的乘法或乘累加运算，并产生最终的结果。具体表现为：操作数译码单元模块10、部分积产生单元模块20、Wallace树型加法单元模块30、累加单元模块40和最终结果单元模块50，所述预译码单元模块10、部分积产生单元模块20、Wallace树型加法单元模块30、累加单元模块40和最终结果单元模块50按顺序依次连接。