[发明专利]移位寄存器及液晶显示器

说明书

技术领域

本发明是关于一种移位寄存器和采用该移位寄存器的液晶显示器。

背景技术

目前薄膜晶体管(Thin Film Transistor，TFT)液晶显示器已逐渐成为各种数字产品的标准输出设备，然，其需要设计适当的驱动电路以保证其稳定工作。

通常，液晶显示器驱动电路包括一数据驱动电路和一扫描驱动电路。数据驱动电路用于控制每一像素单元的显示亮度，扫描驱动电路则用于控制薄膜晶体管的导通与截止。两驱动电路均应用移位寄存器作为核心电路单元。通常，移位寄存器是由多个移位寄存单元串联而成，且前一移位寄存单元的输出信号为后一移位寄存单元的输入信号。

请参阅图1，是一种现有技术移位寄存器的移位寄存单元的电路图。该移位寄存单元100包括一第一时钟反相电路110、一换流电路120和一第二时钟反相电路130。该移位寄存单元100的各电路均由PMOS(P-channel Metal-Oxide Semiconductor，P沟道金属氧化物半导体)型晶体管组成，每一PMOS型晶体管均包括一栅极、一源极和一漏极。

该第一时钟反相电路110包括一第一PMOS型晶体管P1、一第二晶体管P2、一第三晶体管P3、一第四晶体管P4、一第一输出端V1和一第二输出端V2。该第一晶体管P1的栅极接收该移位寄存单元100的前一移位寄存单元的输出信号VS，其源极接收来自外部电路的高电平信号VDD，其漏极连接至该第二晶体管P2的源极。该第二晶体管P2的栅极和其漏极接收来自外部电路的低电平信号VSS。该第三晶体管P3和该第四晶体管P4的栅极均接收来自外部电路的反相时钟信号，二者的漏极分别作为该第一时钟反相电路110的第一输出端V1和第二输出端V2，且该第三晶体管P3的源极连接至该第一晶体管P1的漏极，该第四晶体管P4的源极连接至该第一晶体管P1的栅极。

该换流电路120包括一第五晶体管P5、一第六晶体管P6和一信号输出端V。该第五晶体管P5的栅极连接至该第一输出端V1，其源极接收来自外部电路的高电平信号VDD，其漏极连接至该第六晶体管P6的源极。该第六晶体管P6的栅极连接至该第二输出端V2，其漏极接收来自外部电路的低电平信号VSS，其源极是该移位寄存单元100的信号输出端V。

该第二时钟反相电路130包括一第七晶体管P7、一第八晶体管P8、一第九晶体管P9和一第十晶体管P10。该第七晶体管P7的栅极连接至该第信号输出端V，其源极接收来自外部电路的高电平信号VDD，其漏极连接至该第八晶体管P8的源极。该第八晶体管P8的栅极和其漏极均接收来自外部电路的低电平信号VSS。该第九晶体管P9的源极连接至该第一输出端V1，其栅极接收来自外部电路的时钟信号TS，其漏极连接至该第七晶体管P7的漏极。该第十晶体管的栅极接收外部电路的时钟信号TS，其源极连接至该第二输出端V2，其漏极连接至该信号输出端V。

请一并参阅图2，是该移位寄存单元100的工作时序图。在t1时段内，该前一移位寄存单元的输出信号VS由高电平跳变为低电平，反相时钟信号由低电平跳变为高电平，则使该第三晶体管P3和该第四晶体管P4截止，进而使该第一时钟反相电路110断开。而该时钟信号TS由高电平跳变为低电平，使该第九晶体管P9和该第十晶体管P10导通，进而使该第二时钟反相电路130导通，而该信号输出端V初始状态的高电平经该第十晶体管P10，使该第六晶体管P6截止，而该第八晶体管P8输出的低电平经由该第九晶体管P9，使该第五晶体管P5导通，进而使其源极的高电平信号VDD输出至该信号输出端V，因而该信号输出端V保持高电平输出。

在t2时段内，该反相时钟信号由高电平跳变为低电平，则使该第三晶体管P3和该第四晶体管P4导通，进而使该第一时钟反相电路110导通。而该时钟信号TS由低电平跳变为高电平，则使该第九晶体管P9和该第十晶体管P10截止，进而使该第二时钟反相电路130断开。该输入信号VS由高电平跳变为低电平，则使该第一晶体管P1导通，其源极的高电平VDD经该第三晶体管P3截止该第五晶体管P5，且该输入信号VS的低电平经该第四晶体管P4导通该第六晶体管P6，使该信号输出端V输出低电平。