[发明专利]多晶粒模块器件

说明书

所属技术领域

本发明涉及一种新的封装技术，尤其是应用在多种异类组件之封装整合技术领域中。

背景技术

按一般现在所有的封装(Package)范畴皆可称为″SIP″(SINGLE IN LINE PACKAGE)，即单排直插封装，为封装基片由电联接之端子d1～dm接头齐平接线端之多个接线端；其所占用的封装基片之使用面积非常庞大；又，一般绝缘基片必须利用一引线框架，来装配到该封装基片上，故生产时所耗费的成本较高、时间较长，非常不具经济效益；因此如何提供一种可解决上述问题之多晶粒模块器件，是为激发本案发明人之发明动机。

有鉴于此，本案发明人乃以其本身从事相关行业多年经验、及不断的思虑研究，终使本发明得以诞生，其首要之目的乃在提供一种多晶粒模块器件，也同时解决了原来技术的缺点；本发明系对多个单元在绝缘基片上电联接的器件，其主要结构系为：在该多晶粒模块中，该单元的部分或全部的接线采用接线柱，并在该绝缘基片端部的部分表面形成导电层，且不需要利用引线框架而可直接插入封装基片与封装基片的印刷电路板中并以焊锡粘接之结构，俾使本创作之成本大幅下降，且重量也相对减轻。对现有的封装(Package)系以″SIP″(SINGLE INLINE PACKAGE)为主，即单排直插封裘；本发明不仅仅为″SIP″，并利用该端部的双面金属可简单的实现″DIP″(DOUB LE IN LINE PACKAGE)即双排直插封装，其可在粘接部分得到双倍的引脚数，故本发明即达成立体单元分布、实现多单元密度、减少封装基片面积的效果；且，本发明利用焊钖粘接至封装基片的多重布线基片之两面，使本发明达到缩小体积之功效；另，本发明系为垂直装配，其占用封装基件之面积减少到10分之1以下，非常有利于该封装基件之小型化；又，如上所述，从基本结构的简化，俾使本发明很容易制造出多种的结构，并可简单快速的构造出范围较广之应用线路。

具体实施方式

为使贵审查委员方便了解本发明之内容，及所能达成之功效、兹配合图式列举一具体实施例，详细介绍说明如下：

图号说明

1..绝缘基片

2..封装基片

3..树脂

4..焊锡

5..接线柱

6..晶粒

7..接线端

8..印刷线路

B、C、D、E..单元

a..隔离层

b..基极

c..集电区所使用的外延层

d..埋层

e..深集电极掺杂层

f..射极

A..多重布线基片

(图示说明)

第一图之(A)系为单排直插封装之示意图。第一图之(B)系为本发明之示意图。第一图之(A-1)系为第一图之(A)之纵剖平面示意图。

请参阅第一图所示，其中第一图之(A)可以称为″SIP″(SINGLE IN LINE PACKAGE)，即单排直插封装，为封装基片由电联接之端子d1～dm接头齐平接线端之多个接线端；该第一图之(B)可称为″DIP″(DOUBLE IN LINE PACKAGE)即双排直插封装，为封装基片2由电联接之端子e1～em，其中该端子透过机械分离为梳状，并且该端子之表面及内部可有独立的电联接；将该图一之(A)与(B)相比，由上述知该(B)比(A)多两倍的接线端；用在本发明中，因垂直装配于封装基片上，可有效缩小该封装基片的面积；另，将图一之(A-1)与(B-1)相比，其中该(A-1)之单元C，因该电联接之端子d1～dm接头为单面构造，故其亦为单面构造；该(B-1)透过绝缘基片1为双面设计之印刷电极或采用多重印刷电路板，其中该端子e1～em可以从该绝缘基片1两面引出，并且(B-1)之单元C也可以在该绝缘基片1两面构造出来，即达成立体单元分布、实现多单元密度、减少封装基片面积的效果。

请参阅第二图所示，其中该凸起物为接线柱5电极单元，且d1～dm系以金、银、铜为焊锡等单层、双层或合金之电极。

请参阅第三图之(A)所示，其中B、C、D、E各为封装基片2上装配之单元所举的例子，请参阅第三图之(B)所示，其为第三图之(A)之侧视剖面图，并作为本发明之应用例，透过A图、B图的E作比较，可直觉发现，其所占用封装基片1之面积大幅减小。