[发明专利]增进图案均匀度的方法

说明书

技术领域

本发明涉及一种半导体结构的制造方法，特别是涉及一种增进图案均匀度的方法。

背景技术

随着集成电路领域的快速发展，高效能、高积集度、低成本、轻薄短小已成为电子产品设计制造上所追寻的目标。对目前的半导体产业而言，为了符合上述目标，往往需要在同一晶片上，制造出多种功能的元件，例如，将唯读记忆体、静态随机存取记忆体、快闪记忆体或动态随机存取记忆体与逻辑电路、数位电路等制作在同一个晶片上，即所谓的系统晶片(System OnChip，SOC)。

然而，传统的系统晶片(SOC)将多种元件，整合于同一晶片上，虽可提高其功能性(functionality)及电性功能，但其彼此之间的电路连结在电路布局图的设计与要求会较为复杂。以快闪记忆体为例，记忆胞区上各导线线宽与记忆体的操作速度及电性表现均息息相关，导线的图案密度较高，对于导线之间的均匀度要求也比较高。至于相邻记忆胞区的逻辑元件区，其导线的图案密度低，且线宽均匀度亦无须如此严格。而受到微影制程上的限制，记忆胞区上的图案线宽往往无法符合预定的要求，且位在记忆胞区与逻辑元件区的交界区域(以下称为图案半空旷区)上的图案，往往会大于记忆胞区上的图案线宽，而造成后续导线均匀度不佳的问题。

一般现有习知的作法，是在底抗反射层(bottom anti-reflectivecoating，BARC)上形成图案化光阻层之后，进行一道修剪步骤，微缩此图案化光阻层。然后将微缩后的光阻层的图案转移至底抗反射层上，再以此底抗反射层为罩幕，形成下方的导线。可是，此种作法只是一并微缩了记忆胞区与图案半空旷区上的图案化光阻层，但对于记忆胞区与图案半空旷区上的图案尺寸差异仍然无法解决。图案均匀度不佳的结果，使得后续形成于图案半空旷区上的导线还是会大于记忆胞区上的导线，而无法达到元件的电性要求，而降低元件的操作效率与电性表现。

发明内容

有鉴于此，依照本发明提供实施例的目的就是提供一种增进图案均匀度的方法，利用修剪步骤缩减图案化光阻层，以及下方底抗反射层的尺寸。

依照本发明提供实施例的另一目的是提供一种增进图案均匀度的方法，可以缩小图案密集区与图案半空旷区上，图案之间的尺寸差。

本发明提出一种增进图案均匀度的方法，适用于一基底，基底包括有图案密集区与图案半空旷区，且基底上已依序形成有一阻绝层与一底抗反射层。此方法例如是先于底抗反射层上形成一层图案化光阻层，图案化光阻层包括位于图案密集区的第一光阻图案与位于图案半空旷区的第二光阻图案，其中，第二光阻图案的尺寸大于第一光阻图案的尺寸。之后，进行第一修剪步骤，微缩图案化光阻层，同时，以图案化光阻层为罩幕，移除部分底抗反射层。接着，进行第二修剪步骤，同时微缩图案化光阻层与底抗反射层，以缩小第二光阻图案与第一光阻图案的尺寸差。

依照本发明实施例所述的增进图案均匀度的方法，其中第一修剪步骤与第二修剪步骤以阻绝层作为终止层。

依照本发明实施例所述的增进图案均匀度的方法，其中第二修剪步骤同时也缩小第二光阻图案与第一光阻图案下方的底抗反射层的尺寸差。

依照本发明实施例所述的增进图案均匀度的方法，其中阻绝层的材质包括氧化硅、氮氧化硅或氮化硅。

依照本发明实施例所述的增进图案均匀度的方法，其中底抗反射层包括无机底抗反射层或有机底抗反射层。

本发明提出另一种增进图案均匀度的方法，适用于一基底，基底包括图案密集区与图案半空旷区，且基底上已形成有一底抗反射层。此方法例如是先在底抗反射层上形成一层图案化光阻层，图案化光阻层包括位于图案密集区的第一光阻图案，以及位于图案半空旷区的第二光阻图案，其中，第二光阻图案的尺寸大于第一光阻图案的尺寸。然后，进行第一修剪步骤，微缩图案化光阻层，同时，以图案化光阻层为罩幕，移除部分底抗反射层，裸露出基底表面，其中，第一修剪步骤使用的一反应气体与裸露出的基底表面反应生成一阻绝层。接着，进行第二修剪步骤，同时微缩图案化光阻层与底抗反射层，以缩小第二光阻图案与第一光阻图案的尺寸差。

依照本发明实施例所述的增进图案均匀度的方法，其中第一修剪步骤与第二修剪步骤是以阻绝层作为终止层。

依照本发明实施例所述的增进图案均匀度的方法，其中第二修剪步骤同时也缩小第二光阻图案与第一光阻图案下方的底抗反射层的尺寸差。

依照本发明实施例所述的增进图案均匀度的方法，其中底抗反射层包括无机底抗反射层或有机底抗反射层。

依照本发明实施例所述的增进图案均匀度的方法，在第二修剪步骤中，第二光阻图案的微缩比例大于第一光阻图案的微缩比例。