[发明专利]合并器件的形成方法和设计方法

说明书

本申请是申请号为02816533.0的分案申请.

相关申请说明

本申请涉及申请日为2000年10月6日序列号为No.09/684,931的申请，题目为“Trench DMOS Transistor with Embedded Trench SchottkyRectifier”。

技术领域

本发明涉及包括功率MOSFET与肖特基势垒整流器并联的合并器件。更具体地，本发明涉及沟槽MOSFET与沟槽肖特基整流器合并到单个器件内，或者在一个半导体衬底上或者作为一个较大集成电路中的部件。

背景技术

功率MOSFET(金属氧化物半导体场效应晶体管)为公知的结构，并以多种结构提供，包括图1中所示的“垂直”DMOS晶体管结构以及图2中所示的“沟槽”的DMOS晶体管结构。示出的每种结构包括高掺杂的衬底100(显示为N+区)，在其上生长有轻掺杂的外延层102(显示为N-区)，该层执行器件的漏功能。P型本体区104(分别显示为图1和2中的P+/P和P-区)提供在外延层102内，作为源区112(显示为N+区)。器件栅极由导电区111和氧化区110组成。漏接触D连接到半导体衬底100的背面，源和本体接触SB连接到源区112和本体区104，栅电极G连接到导电区111。当电位差施加在本体和栅极上时，电荷被电容性地引入到与栅极氧化层110相邻的本体区104内，导致在与DMOS单元的栅极相邻的本体区104的表面上形成N型沟道。当另一电位差施加在源112和漏102，110上时，载流子从源区穿过沟道到达漏区，如图1和2中的箭头所示，此时DMOS单元被称为处于导通状态。

与图1和2中所示类似的功率MOSFET经常用在需要肖特基二极管与MOSFET并联的电路中。例如参见U.S.专利No.4,823,172和6,049,108。这种电路结构示意性地显示在图3中。从该图中可以看出，肖特基二极管1的低正向电压降防止了当源漏电压变正时，DMOS结构中固有的本体与漏极的pn结二极管2变得正向偏置。由此，在这些情况下在图3的电路中流动的任何电流将流过肖特基二极管。

通过防止本体与漏极的pn结二极管“导通”，防止了在本体与漏极的结上的少数载流子注入。如果存在少数载流子，那么这种少数载流子将使结二极管延迟“截止”，直到结上所有的载流子都被清除掉或者施加在结上的电压反向之后它们被重新复合。相关的截止延迟时间限制了MOSFET可以工作的最大频率。

另一方面，图3中所示的布局允许基本上所有的电流流过肖特基二极管。与固有的本体与漏极的pn结二极管2相反，不存在与肖特基二极管1有关的截止延迟，是由于它不是少数载流子器件。

发明内容

根据本发明的一个实施例，提供一种合并器件，包括(1)多个MOSFET单元，包括：(a)在半导体区的上部内形成的第一导电类型的源区，(b)在半导体区的中间部分内形成的第二导电类型的本体区，(c)在半导体区的下部内形成的第一导电类型的漏区，以及(d)与源区、本体区以及漏区相邻提供的栅极区；以及(2)设置在沟槽网络(network)中的多个肖特基二极管单元，肖特基二极管单元包括肖特基整流接触半导体区的下部的导体部分。在本实施例中，沿沟槽网络的一个侧壁并与至少一个肖特基二极管单元相邻地设置至少一个MOSFET单元栅极区。

根据本发明的另一实施例，提供一种合并器件，包括：(1)第一导电类型的半导体衬底；(2)设置在衬底上的半导体外延层；(3)沟槽网络，从外延层的上表面延伸到外延区内并在器件内形成多个台面(mesa)；(4)多个MOSFET单元包括：(a)设置在其中一个台面内的第一导电类型的源区；(b)设置在其中一个台面内第二导电类型的本体区，其中本体区形成与源区的结，(c)至少部分设置在其中一个台面内第一导电类型的漏区，其中漏区形成与本体区的结；以及(d)栅极区，位于沟槽网络内与源区、本体区以及漏区相邻，其中栅极区包括：(i)排列至少一部分沟槽网络的绝缘区，以及(ii)导电区，位于与绝缘区相邻的沟槽网络内，导电区通过绝缘区与源区、本体区以及漏区隔开；以及(5)多个肖特基二极管单元，肖特基二极管单元形成在沟槽网络的下部上，并包括肖特基势垒整流接触外延层的的导体部分。构形本实施例的合并器件以使沿与至少一些肖特基二极管的导体部分相邻的沟槽网络的侧壁设置至少一些MOSFET单元栅极区。