[发明专利]场效应晶体管、集成电路元件及其制造方法

说明书

本申请要求2006年6月30日提出申请的日本专利申请No.2006-182448的优先权。

技术领域

本发明涉及场效应晶体管、集成电路元件及其制造方法。

背景技术

CMOS电路元件的高性能化·多功能化的方法，以往一般通过栅长的缩短及栅绝缘膜的变薄来增加各MOSFET的每单位栅长的驱动电流。由此，用于得到必需的驱动电流的MOSFET尺寸变小，MOSFET也能够实现高集成化，同时，用于得到必需驱动电流的驱动电压也变低，能够减少每单位元件的耗电。

但是，近几年，由栅长缩短及栅绝缘膜变薄来实现要求的高性能·多功能的技术障碍急剧变高。为了缓和这种情况，使用高迁移率的沟道材料是比较有效的。例如，无变形的SiGe(锗化硅)和Ge(锗)的电子迁移率和空穴迁移率都比Si(硅)的电子迁移率及空穴迁移率高，所以无论对pMOS还是nMOS都是有效的。而且，由于具有压缩变形的Si、SiGe、Ge的空穴迁移率很高，所以对pMOS是有效的。另外，具有拉伸变形的Si、SiGe、Ge的电子迁移率较高，所以对nMOS是有效的。

另外，具有多个栅的结构，例如，在沟道左右形成栅极及栅绝缘膜的双栅结构、在沟道左面、右面及上面的三面形成栅极及栅绝缘膜的三栅结构、由栅极及栅绝缘膜包围沟道周围的全环栅(GAA)结构等，通过上述结构，能够在保持很低的截止电流的同时提高驱动电流。这些结构称为多栅结构(三维型栅结构)，与通常的单栅结构(平面型栅结构)相比，栅引起的沟道载流子的静电支配力大。因此，多栅结构中，即使在沟道的杂质浓度抑制在很低的状态下，也能够抑制短沟道效应。在衬底上形成板状突起(Fin)，在该突起内形成沟道，在该沟道两侧形成栅极及栅绝缘膜，这样的方法制成的FET称为FinFET。

将上述高迁移率沟道材料和多栅结构结合使用，与单独使用这些技术相比，能够实现高性能化·多功能化。实际上，将这些技术结合使用的各种现有技术已在各种现有文献中公开。

这些现有技术大致可以分为3种技术。

第1现有技术是关于形成在SOI(半导体-绝缘体)衬底上的FET。例如特开2003-243667号公报所公开的变形Si-FinFET，是在SGOI(绝缘体上SiGe)衬底的埋入绝缘膜上形成SiGe的Fin，在该Fin周围形成变形Si来制造的。例如特开2005-159362号公报所公开的变形Ge-FinFET，是在SOI(绝缘体上Si)衬底的埋入绝缘膜上形成Si的Fin，在该Fin周围形成变形Ge来制造的。上述FET中，在施加变形的核心层上形成被施加变形的变形层，核心层和变形层之间存在异质界面。

第2现有技术是关于形成在体衬底上的FET。例如特开2005-203798号公报所公开的多栅晶体管，是在Si衬底上规定区域中通过汽相外延生长Ge层，将生成的面作为沟道，形成栅结构来制造的。例如特开2005-79517号公报所公开的多沟道型双栅晶体管，从Si层内的源·漏区域起，由固相外延生长横向形成非结晶SiGe层制作的。前者是在Si衬底上形成Ge层，Si衬底和Ge层间存在异质界面。后者是在Si层上形成SiGe层，Si层与SiGe层间存在异质界面。

第3现有技术是关于以适用于FET为前提的基础技术。“Tsung-Yang Liowet al.，Applied Physics LettersVol.87，p262104(2005)”公开了在晶格缓和SiGe衬底上形成高Ge的组成的SiGe-Fin结构的方法。具体说来，在Si衬底上形成数μm厚的晶格缓和SiGe层，将该SiGe层加工为Fin状后进行该Si衬底的热氧化，由此，使该Fin薄膜化的同时，增大了该Fin内的Ge的组成。

但是，这些现有技术有几个缺点。