[发明专利]一种实现数据去抖动的数字电路装置

权利要求书

1.一种实现数据去抖动的数字电路装置，包括数据缓冲电路、基准修正值计算电路、加法运算电路和分频电路，系统时钟信号连接到所有4个电路作为同步时钟信号，其中：

所述数据缓冲电路，用于接收输入的待去抖动的E1或T1数据信号和时钟信号，将输入数据按写地址写入先入先出缓冲器，按读地址从先入先出缓冲器中读出数据输出为无抖动的数据信号，同时将读地址和写地址信号输出到所述基准修正值计算电路；

所述基准修正值计算电路用于根据当前的工作模式确定一个常数作为基准值，用该基准值减去先入先出缓冲器深度即所述读地址减去写地址的差值，得到基准修正值信号并输出给加法运算电路；

所述加法运算电路用于以输入的基准修正值信号为加数，上一次的和为被加数进行连续的加法运算，在所述读使能信号有效时执行一次运算，将和保存，并将进位位输出到所述分频电路；

所述分频电路用于对系统时钟通过一计数器进行小数分频，产生无抖动的输出时钟，将进位位信号加上为E1或T1信号设置的模作为对系统时钟计数的模，同时产生所述读使能信号输出给加法运算电路和数据缓冲电路。

2.如权利要求1所述的数字电路装置，其特征在于：

所述数据缓冲电路是在系统时钟采样到该输入时钟信号上升沿时，将1BIT输入数据写入先入先出缓冲器并使写地址加1，在来自所述分频电路的读使能信号有效时，从该先入先出缓冲器读出1BIT数据输出为无抖动的数据信号，并使读地址加1。

3.如权利要求1所述的数字电路装置，其特征在于：

所述系统时钟信号的频率为77.76MHz，所述为E1信号设置的模为37，为T1信号设置的模为50。

4.如权利要求2所述的数字电路装置，其特征在于：

所述数据缓冲电路进一步包括一再同步电路、一大小为2ⁿ、数据宽度为1的先入先出缓冲器，一写地址生成单元和一读地址生成单元，其中：

所述再同步电路采用77.76MHz系统时钟对输入时钟采样，产生一个在输入时钟信号上升沿有效的77.76MHz脉冲信号，作为写使能信号输出到先入先出缓冲器和写地址计数器；输入数据信号经过一级触发器采样，同步到77.76M的时钟域，输出给先入先出缓冲器的数据输入端；

所述写地址生成单元和读地址生成单元均为n位的计数器，用于向先入先出缓冲器提供读、写地址信号；

所述写使能信号有效时，将输入数据信号的一个比特数据按当前写地址存入先入先出缓冲器，且写地址加1，写地址值加到2ⁿ时回到0；所述读使能信号输入到读地址生成单元和先入先出缓冲器，在该读使能信号有效时，按当前读地址从先入先出缓冲器读出一个比特数据输出为无抖动的数据信号，且读地址加1，读地址值加到2ⁿ时回到0。

5.如权利要求1所述的数字电路装置，其特征在于：

所述先入先出缓冲器的大小为512BIT，所述读地址生成单元的读地址为9位，在复位时初始化为0，所述写地址生成单元的写地址为9位，复位时初始化为256。

6.如权利要求1所述的数字电路装置，其特征在于：

所述数据缓冲电路还包括一空满控制电路，用于在每个系统时钟对读写地址进行采样并判断先入先出缓冲器中数据是否读空或写满，读地址与写地址相等时为满，其中一地址加1后与另一地址相等时为空，如判断出先入先出缓冲器满或空，将写地址加上2^n-1。

7.如权利要求1至6中任一权利要求所述的数字电路装置，其特征在于：

所述基准修正值计算电路进一步包括先入先出缓冲器深度计算电路、基准值选择电路和基准修正值计算电路，其中：

所述FIFO深度计算电路用于接收所述读地址和写地址信号，以及一定时信号，在定时时间到时，将所述读地址减去所述写地址，输出到基准修正值计算电路；

所述基准值选择电路用于根据输入的基准选择信号从多路固定常数的基准值信号中选择与当前模式对应的一个，输出到基准修正值计算电路，该基准值信号至少包括E1数据去抖动时的基准信号和T1数据去抖动时的基准信号；

所述基准修正值计算电路用于在工作于去抖动模式时，将输入的基准值减去FIFO深度，差值作为基准修正值输出到加法运算电路。