[发明专利]高性能应力增强MOSFET及制造方法

说明书

技术领域

本发明一般涉及半导体器件及制造方法，更具体地说，涉及在制造期 间，在器件中施加拉伸和压缩应力的半导体器件及制造方法。

背景技术

半导体器件衬底中的机械应力可以调节器件性能。即，已公知半导体 器件中的应力能提高半导体器件性能。因此，为了提高半导体器件性能， 在n型器件(例如NFET)和/或p型器件(例如PFET)的沟道中产生拉 伸应力和/或压缩应力。然而，同样的应力成分，拉伸应力或压缩应力，对 n型器件和p型器件的性能有不同的影响。

例如，已公知，当在硅层(或覆层)上形成器件时，在硅衬底顶上弛 豫的SiGe层上外延生长该硅层，器件表现出更好的性能。在此系统中，硅 覆层经受双轴拉伸应变。当在硅上外延生长时，未弛豫SiGe层具有与硅衬 底匹配的晶格常数。通过弛豫(例如通过高温处理)，SiGe的晶格常数接 近其本征晶格常数，该晶格常数比硅的晶格常数大。完全弛豫的SiGe层具 有接近其本征值的晶格常数。当在其上外延生长硅时，硅层与弛豫SiGe 层的更大的晶格常数匹配，而这向在其上形成的硅层施加物理双轴应力(例 如，膨胀)。向硅层施加的此物理应力对在其上形成的器件(例如，CMOS 器件)有益，因为膨胀的硅层提高了n型器件的性能，而SiGe层中更高 的Ge含量提高了p型器件的性能。

为了在集成电路(IC)芯片中最优化NFET和PFET的性能，对NFET 和PFET应该分别设计和应用应力成分。即，因为对NFET的性能有益的 应力类型通常对PFET的性能不利。更具体地说，当器件处于拉伸状态(例 如：在平面器件的电流流动方向上)，NFET的操作性能增强，而PFET 的操作性能降低。为了有选择地在NFET中产生拉伸应力并且在PFET中 产生压缩应力，使用了有差别的工艺和不同的材料组合。

例如，建议用沟槽隔离结构分别在NFET和PFET中形成合适的应力。 当使用该方法时，用于NFET器件的隔离区域包括第一隔离材料，该材料 在NFET器件的纵向(例如，平行于电流流向)和横向(例如，垂直于电 流流向)产生第一类型的机械应力。另外，为PFET提供第一隔离区域和 第二隔离区域，并且这些隔离区域的每一个在PFET器件的横向和纵向中 提供唯一的机械应力。

可选地，栅极侧壁上的衬里旨在有选择地引起适当的应力，在FET器 件的沟道中引起合适的应力(例如，参见Ootsuka等人的IEDM2000，P. 575)。通过提供衬里，以比作为沟槽隔离填充技术的结果提供的应力更近 的方式向器件提供合适的应力。

虽然这些方法提供的结构具有向NFET器件施加的拉伸应力和沿 PFET器件的纵向施加的压缩应力，但是他们要求附加材料和/或更复杂的 工艺，因此导致了更高的成本。另外，在此情况下施加的应力水平典型地 为中等水平(即，在100s MPa的量级)。因此，希望提供更成本有效的 和更简单的方法用于在NFET和PFET沟道中分别产生大的拉伸和压缩应 力。

发明内容

本发明的第一方面，一种制造半导体结构的方法包括：在P型场效应 晶体管(PFET)沟道区域和N型场效应晶体管(NFET)沟道区域中，同 时形成具有下应力引起材料的分层结构。该方法还包括在PFET沟道区域 的下应力引起材料上形成层时，保护NFET沟道区域，以减小在PFET沟 道区域中的应力效应。在不同尺寸的NFET沟道区域和PFET沟道区域中 蚀刻岛，其中在NFET沟道区域中的岛的尺寸形成比PFET沟道区域中高 的所得应力成分。在PFET沟道区域的蚀刻部分中形成应力引起材料，在 PFET沟道区域中形成与NFET沟道区域相反的应力成分。

本发明的另一方面，提供了一种制造半导体结构的方法。该方法包括 在NFET区域和PFET区域中的衬底上形成应力引起层并且在NFET区域 和PFET区域中的应力引起层上形成顶层。沟槽蚀刻前，侧壁隔离物邻近 栅极设置，其在制造的剩余过程中保护和覆盖栅极。隔离物的尺寸对于 NFET和PFET各自不同。在PFET区域和NFET区域的侧面中蚀刻沟槽。

另外，本发明的另一方面，提供了一种半导体结构，该结构包括在如 Si层的衬底中形成的PFET和NFET沟道。PFET和NFET器件在沟道区 域中具有相同材料的分层结构。蚀刻的沟槽导致PFET沟道区域和NFET 沟道区域的尺寸不同，于是导致不同的应力成分。