[发明专利]半导体存储器件

说明书

技术领域

本发明涉及一种半导体存储器件，更具体地，涉及一种DRAM(动态随机存取存储器)存储单元布局。

背景技术

在作为一种半导体存储器件的DRAM中，将由单独的晶体管和单独的电容器组成的存储单元设置在彼此交叉的字线和位线的交叉点。将DRAM存储单元中的布局系统分类为折叠位线系统和开放位线系统(参见日本未审公开专利申请No.2004-80009)。在折叠位线系统中，将与单独的读出放大器相连的两条位线在读出放大器处折叠，以便沿相同的方向布线，并且存储单元的最小理论面积是8F²(4F×2F)，其中，“F”是最小特征尺寸(字线间距的一半)。在开放位线系统中，对与单独的读出放大器相连的两条位线进行布线，以便在读出放大器两侧沿相反的方向延伸，并且存储单元的最小理论面积是6F²(2F×3F)。

图23A至23F示出了具有6F²的单元面积的传统DRAM的布局的示例。多个有源区13绕某一线路对称地形成(图23A)，并且对字线14沿Y方向以1F的间隔进行布线(图23B)。单元接触部18形成于有源区13的中部和端部(图23C)。位线接触部(未示出)直接形成在中部的单元接触部18上方，并且对位线进行布线以便以曲折的方式在位线接触部上沿X方向延伸，以便避免端部的单元接触部18(图23D)。存储节点接触部24形成于设置在有源区13的端部的单元接触部18上方(图23E)。将存储节点接触部24的中心位置从单元接触部18的中心位置偏移，从而将存储节点接触部24沿X方向设置为等间隔。同样将存储电容器28直接地形成于存储节点接触部24上方(图23F)。

日本未审公开专利申请No.2004-80009公开了一种集成电路存储元件的结构，其中将连接焊盘(landing pad)形成在接触栓和存储电容器之间。该集成电路存储元件包括：层间绝缘膜，形成于衬底上并且具有沿一个方向线性排列的许多存储节点接触孔；存储节点接触部，嵌入到存储节点接触孔中；绝缘膜，形成于层间绝缘膜上，并且具有沿一个方向非线形地排列的、并暴露出存储节点接触部的许多连接焊盘孔；连接焊盘，嵌入在连接焊盘孔中，并且与存储节点接触部相连；以及存储电容器，与连接焊盘相连。在该结构中，因为连接焊盘形成于接触栓和存储电容器之间，即使当将接触栓在平面上沿横向和纵向对齐，可以将存储电容器在该平面上以Z字形图案排列。

具有如图23A至23F所示的6F²的存储单元面积的传统DRAM的布局具有这样的区域：其中没有以平面上的Z字形的方式排列存储电容器，并且不可以将存储电容器排列成完美的Z字形排列。因此，不能以最大密度对存储电容器进行封装。

在日本未审公开专利申请No.2004-80009中公开的结构中，当将接触栓在平面上沿横向和纵向对齐时，只有通过将存储电容器排列成Z字形以便彼此偏移，可以将存储电容器排列成Z字形方式并且以最大密度进行封装。然而，在将接触栓最初沿横向和纵向以Z字形方式排列时，难以用最大密度对存储电容器进行封装。因为椭圆存储电容器在短轴方向的直径不足，难以增加电容器的电容。此外，当MIS(金属绝缘体硅)电容器的下电极包括HSG-Si(半球形颗粒多晶硅)时，不能充分地确保HSG阻塞裕度，并且存储电容器使用的柱形孔变为被HSG-Si阻塞。

发明内容

因此，本发明的目的在于提供一种半导体存储器件，其中可以将存储电容器以6F²布局的最大密度进行排列，并且可以充分地确保HSG阻塞裕度。

本发明的以上和其他目的可以通过一种半导体存储器件来实现，所述半导体存储器件包括：半导体衬底；多个有源区，在半导体衬底中以带状形成；多条字线，以相等的间隔排列以便与有源区交叉；多个单元接触部，包括在有源区中沿其纵向在中心部分形成的第一单元接触部，和沿纵向在两端处的每一端部形成的第二单元接触部；位线接触部，形成于第一单元接触部上；位线，对其布线使得在位线接触部上穿过；存储节点接触部，形成于第二单元接触部上；存储节点接触焊盘，形成于存储节点接触部上；以及存储电容器，形成于存储节点接触焊盘上，其中，存储节点接触部的中心位置相对于第二单元接触部的中心位置沿规定方向偏移，以及存储节点接触焊盘的中心位置相对于存储节点接触部的中心位置沿规定方向偏移。

根据本发明，可以高密度地排列存储电容器，并且充分地保证具有6F²单元布局的DRAM或其他半导体存储器件中的HSG阻塞裕度。