[发明专利]互补金属氧化物半导体及其形成方法

说明书

技术领域

本发明涉及半导体结构及其制造方法。更具体而言，本发明涉及包括多晶硅栅极的互补金属氧化物半导体(CMOS)结构，其中均匀分布的高浓度掺杂剂存在于底部栅极电介质和多晶硅栅电极之间的界面。本发明还涉及这种CMOS结构的制造方法，其中气相掺杂被采用以提供栅极电介质/多晶硅界面处的所述掺杂剂。

背景技术

高性能逻辑电路中的性能增益依赖于增大“导通”电流而不增大“截止”电流。当器件尺寸按比例缩小时，性能增益越来越难以实现。按比例缩小的一个具体方面涉及减小栅极氧化物的物理厚度。对于特定的栅极电压，跨过栅极氧化物建立电场。如果栅极氧化物厚度减小，则对于相同的栅极电压，电场强度增大。对于pFET器件的情形，对栅极施加负电压以“导通”器件。当器件出于“导通”状态时，沟道相对于其多数载流子类型反型。当沟道中的反型电荷增大时，栅极多数载流子被耗尽。

栅极氧化物/多晶硅栅极之间界面处或附近的电荷载流子的耗尽(已知为多晶耗尽效应)已经成为互补金属氧化物半导体(CMOS)器件特别是pFET器件中的问题。耗尽导致栅极电介质厚度的实质上增大，由此对器件性能产生负面影响。随着栅极氧化物厚度的逐渐减小，耗尽的效果变得越来越重要，因为多晶耗尽效果增加极少变高。

在传统CMOS工艺中，多晶硅栅极在自对准源极/漏极注入过程中被掺杂，在随后激活退火步骤中被激活。现有技术工艺中使用的注入能量选择为使得掺杂剂原子不会穿透深入多晶硅栅电极内。因此，相对低浓度(约10¹⁸原子/cm³以下)的掺杂剂原子可以通过注入而达到栅极电介质/多晶硅栅极界面。尽管扩散会将更多掺杂剂原子带到栅极电介质/多晶硅界面，界面处的掺杂浓度总是最低。此外，存在于栅极电介质/多晶硅栅极界面的掺杂剂原子分布不均匀。

为了克服上述多晶耗尽效应，期望在栅极电介质/多晶硅栅极界面具有高浓度(约10¹⁹原子/cm³以上)的激活掺杂剂。现有技术注入分布的本质使得难以精确地将高浓度的掺杂剂置于该界面附近。

鉴于上述问题，需要一种能够提供在栅极电介质和上方的多晶硅栅极之间界面处具有高浓度掺杂剂原子的CMOS结构。

发明内容

本发明提供了使用能够在栅极电介质/多晶硅栅极界面提供高浓度的掺杂剂原子的气相掺杂工艺控制CMOS结构中的多晶硅耗尽效应的方法。用于描述栅极电介质/多晶硅栅极界面的掺杂剂原子时使用的术语“高浓度”是指约10¹⁹原子/cm³以上的n型或p型原子浓度。更典型地，气相掺杂工艺在栅极电介质/多晶硅栅极界面提供了约10²⁰原子/cm³以上的n型掺杂剂或p型掺杂剂浓度。

除了在栅极电介质/多晶硅栅极界面提供高浓度掺杂剂原子之外，本发明方法还提供了在栅极电介质/多晶硅栅极界面获得均匀分布的掺杂的方法。在本申请全文使用的术语“均匀分布”是指与栅极电介质/多晶硅栅极界面距离5nm以内的掺杂剂原子的浓度基本上相同，例如掺杂剂含量变化小于2倍。

本发明可以用于在半导体衬底的表面上形成至少一个nFET、至少一个pFET、或者至少一个nFET与至少一个pFET的组合。通常形成pFET或者pFET与nFET的组合。

广义上说，本发明的方法包括：

在位于半导体衬底上的栅极电介质表面上形成第一包含多晶硅的材料，所述第一包含多晶硅的材料厚度约50nm以下且与所述栅极电介质形成界面；

通过气相掺杂将掺杂剂原子引入所述第一包含多晶硅的材料；

在所述第一包含多晶硅的材料上形成掺杂的第二包含多晶硅的材料，所述掺杂的第二包含多晶硅的材料厚度大于第一包含多晶硅的材料；以及

在所述半导体衬底上形成至少一个场效应晶体管(FET)，所述至少一个FET包括自底部向顶部包含所述电极电介质、所述第一包含多晶硅的材料和所述第二包含多晶硅的材料的图案化叠层。

更具体而言，且当至少一个nFET和至少一个pFET形成于半导体衬底的表面上时，本发明方法包括步骤：

在位于具有至少一个nFET器件和至少一个pFET器件的半导体衬底上的栅极电介质表面上形成第一包含多晶硅的材料，所述第一包含多晶硅的材料厚度约50nm以下且与所述栅极电介质形成界面；