[发明专利]半导体器件及其制造方法

说明书

相关申请的交叉引用

2006年4月4日提交的日本专利申请No.2006-103463的公开内 容，包括说明书、附图和摘要，在这里就其全部通过参考引入。

技术领域

本发明涉及半导体器件及其制造技术。特别地，本发明涉及一种 可有效应用于具有非易失存储器的半导体器件及其制造方法的技术。

背景技术

电可擦除可编程非易失存储器例如EEPROM(电可擦除可编程只 读存储器)和闪速存储器允许程序的板上重写(onboard rewriting)， 因而允许缩短开发周期及改进开发效率。因此，其应用正扩展到各种 各样的使用，包括多品种小批量生产、按目的进行调整以及装运之后 进行程序更新的应用。

关于电可擦除可编程非易失存储器，主要使用EEPROM，它使用 普通多晶硅作为浮动电极。最近，注意到了MNOS(金属氮化物氧化 物半导体)结构或MONOS(金属氧化物氮化物氧化物半导体)结构， MNOS结构使用氮化膜(氮化硅(例如Si₃N₄))作为电荷存储层。 在这种情况下，在一个为绝缘体的氮化膜的分立陷阱内，积聚对数据 存储做出贡献的电荷，以便即使在积聚结点周围的氧化膜的任何部分 发生缺陷结果发生异常泄漏时，也不担心在电荷存储层上电荷的完全 迁移。因而，可以改进数据保持的可靠性。

关于存储单元的配置，提出了一种单晶体管结构的存储单元。关 于写入/擦除方法，不仅提出了一种方法，其中通过从半导体衬底的全 表面FN(Fowler Nordheim)隧道注入来执行写入，以及通过到半导 体衬底的FN隧道电流来执行擦除，而且提出了一种方法，其中通过 到半导体衬底或到源极和漏极区域的FN隧道电流来执行擦除。此外， 在MONOS型单晶体管单元结构的情况下，与EEPROM单元结构相 比，它易于受到干扰的影响。鉴于这点，还提出了一种设有控制栅电 极的双晶体管配置的分离栅型存储单元结构。

关于这样的双晶体管配置的分离栅型存储单元，例如在日本专利 公开No.2004-266203(见专利文献1)中可以找到描述。在专利文献 1中，公开一种非易失存储单元配置，它具有：第一电极，经由用于 电荷存储的栅绝缘膜而形成在半导体衬底上；第二栅电极，邻近第一 栅电极经由栅绝缘膜而形成在半导体衬底上；以及源极和漏极的半导 体区域，沿第一和第二栅电极布置的方向形成在两侧半导体衬底部分 上。

而且，例如在日本专利公开No.2002-198523(见专利文献2)中， 公开了一种形成源极和漏极的半导体区域的技术，它将MISFET的栅 电极的侧壁上形成的第一侧壁用作掩膜，然后在第一侧壁的侧壁上形 成第二侧壁，并且将第二侧壁用作掩膜，在源极和漏极的半导体区域 的每一个上形成硅化层。

此外，例如在日本专利公开No.2004-079893(见专利文献3)的 段落[0050]和[0051]中，公开了一种技术，其中在栅电极的侧面上形 成侧壁的时候，利用用于形成侧壁的绝缘膜在多晶硅电阻器上形成绝 缘膜的图案，以允许多晶硅电阻器的接触区域的暴露。

[专利文献1]

日本专利公开No.2004-266203

[专利文献2]

日本专利公开No.2002-198523

[专利文献3]

日本专利公开No.2004-079893(段落[0050]和[0051])

发明内容

然而，具有非易失存储器的半导体器件涉及这样的问题：在擦除 状态下的位的阈值与意图相反地增加，也就是，易于发生所谓的干扰 缺陷(在擦除操作之后的错误写入)。

研究了上述干扰缺陷之后，本发明人发现在非易失存储单元中发 生的泄漏电流明显促成了干扰缺陷。关于这点的更多情况将在以下描 述。

在本发明人作了研究的非易失存储单元中，在半导体衬底的主表 面上经由用于电荷存储的绝缘膜形成存储栅电极，并且在存储栅电极 的一个侧面上形成侧壁。在半导体衬底的主表面上以与存储栅电极的 该一个侧面自对准的方式，形成源极的低浓度侧的半导体区域。而且， 在半导体衬底的主表面上以与上述侧壁的侧面自对准的方式，形成源 极的高浓度侧的半导体区域，使得与源极的低浓度侧半导体区域电耦 合。此外，在高浓度侧半导体区域上形成硅化层。