[发明专利]用于视频编解码的硬件装置及方法

说明书

技术领域

本发明涉及一种用于视频编解码的硬件装置，本发明还涉及一种基于上述装置的用于视频编解码的方法。

背景技术

Ahmed，Natarajan和Rao在1974年首先提出了DCT算法。从那时起，它成为了图像和视频编码最流行的算法，被广泛应用于各种视频格式的编码算法中，例如JPEG，MPEGx，H26x，VCl和AVS等。它有以下的几个有点，第一，经过变换以后，它能将图像的主要信息集中于低频分量，并打破数据的相关性。第二，它能有效的利用软件或硬件实现。人们很早就开始研究它的快速实现算法和硬件实现技术，而这些方法也拥有各自的优缺点。

目前已有的实现方法包括基于蝶形运算的快速算法和分布式的并行运算等，这些算法的立足点也都是减少运算过程中加法和乘法运算，特别是减少或避免耗费资源的乘法运算。

基于蝶形运算的快速算法利用余弦变换阵的结构特征，通过合并相同的运算单元，大大简化了常规运算的计算复杂度，然而对于硬件实现而言，这种方法它的数据流是不规整的，控制逻辑比较复杂。同时它的结构对于每种变换都是固定的，它的灵活性就比较差，比如目前流行的编码标准中，VCl就有8 x 8，8 x 4，4 x 8，4 x 4四种不同的变换类型，H264也有8 x 8和4 x 4两种变换类型。所以蝶形运算缺乏灵活性，因为难于共用处理单元。分布式并行运算早在二十多年前就被提出来，并被广泛应用于硬件实现的机构中。由于DCT运算需要大量的乘法运算和加法运算，分布式算法的主要着眼点就是在运算过程当中首先计算所有可能的系数，并把它们保存在ROM或RAM中，然后通过查表得到最终的结果，这样就可以把复杂的乘法运算转换为移位加法，同时也减少了乘加运算的次数。然而它的缺点是需要较多的处理单元，额外还有一个存储中间结果的存储单元，实现面积较大；同样它也不能很好的兼容不同的变换类型。

发明内容

本发明所要解决的技术问题是提供一种用于视频编解码的硬件装置，它可以提高硬件处理的速度，满足高清视频编解码的需要，实现简单，且能够兼容不同尺寸视频图像数据块的变换处理。为此，本发明还要提供一种基于上述装置的用于视频编解码的方法，能够仅使用几个简单的处理单元，而且处理单元本身只有简单的加法和移位处理，直接计算出图像转换后的系数，完成对视频图像的二维余弦变换。

为了解决以上技术问题，本发明提供了一种用于视频编解码的硬件装置，包括依次连接的：前向乒乓缓存，用于读取待处理的量化数据时进行缓存；行变换模块，用于对前项乒乓缓存中的数据进行行变换处理；中间乒乓缓存，用于对行变换模块处理后的数据进行缓存；列变换模块，用于对中间乒乓缓存中的经过行变换的数据进行列变换处理；结果乒乓缓存，用于对处理后的输出数据进行缓存；其中行变换模块和列变换模块又分别与行变换控制模块和列变换控制模块相连接，该行变换控制模块和列变换控制模块分别对行变换模块和列变换模块的数据处理进行控制；行变换模块与列变换模块均为一维余弦变换结构形式，其电路包括：四个并行运算的移位加法器，用于实现对一个图像数据的乘法运算；各个移位加法器的输出端分别直接连接一个累加器和通过一个反相器连接另一个累加器，用于累加各次乘法运算的结果。

本发明还提供了一种基于上述装置的用于视频编解码的方法，将待处理的量化数据经过行变换处理和列变换处理实现对一个图像数据的二维余弦变换；其中，行变换处理和列变换处理为并行的一维余弦变换，包括：将一个8×8视频图像数据的一行或一列的8个数据系数，用位移加法器进行移位，通过系数索引控制每个数据系数移位的数量值，实现8次乘法运算；用8个累加器将得乘法运算的结果分别进行累加，完成一行或一列的数据处理；经过8个时钟周期完成一个8×8视频图像数据行或列的一维余弦变换。

因为本发明的用于视频编解码的硬件装置利用各种主流的编码标准变换系数的特点和变换阵的对称的特性，硬件结构简单容易实现。另外本发明的用于视频编解码的方法仅使用几个简单的处理单元，而且处理单元本身只有简单的加法和移位处理，可提高硬件处理的速度，满足高清视频编解码的需要。本发明还有一个重要的特点是缓存数据块兼容不同尺寸的视频图像块数据转换，且变换类型代价非常小。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细说明。

图1是本发明的用于视频编解码的硬件装置的系统结构图；

图2是本发明的不同尺寸数据块在缓存中对应数据的关系图；

图3是本发明的一维余弦变换电路结构图。

具体实施方式