[发明专利]减少半导体器件中衬底电流的方法

说明书

技术领域

本发明涉及半导体器件制造领域，尤其涉及一种减少半导体器件中衬底电流的方法。

背景技术

随着器件尺寸的减小，短沟道效应越发明显，衬底电流增大。大的衬底电流将会导致一系列器件的可靠性问题：如器件Snapback击穿，CMOS电路的拴锁效应(Latch up effect)和器件寿命的降低等。

由于衬底电流主要来自于PN结的漏电流，而PN结的漏电流主要与半导体材料的禁带宽度有关。如图1所示，在现有技术中，各种半导体器件一般都是直接形成在硅衬底上的，但是由于硅的禁带宽度为1.119ev，属于窄禁带半导体，因此硅的PN结漏电流较大，从而使得半导体器件的衬底电流也较大。

发明内容

本发明要解决的技术问题是提供一种减少半导体器件中衬底电流的方法，可减少衬底电流，从而提高半导体器件的可靠性。

为解决上述技术问题，本发明提供了一种减少半导体器件中衬底电流的方法，包括：

首先，在硅衬底上生长第一外延层，且所述第一外延层选用宽禁带半导体材料；

然后，在所述第一外延层的上生长第二外延层，且所述第二外延层为单晶硅。

本发明由于采用了上述技术方案，具有如下有益效果，即通过在硅衬底上生长两层外延层，其中第一外延层为宽禁带半导体材料，第二外延层为单晶硅，并且所选的宽禁带半导体材料与硅具有较好的晶格间匹配，然后通过将器件的PN结形成在所述第一外延层上，从而起到了降低半导体器件中PN结的漏电流的作用，进而降低了衬底电流，提高了半导体器件的可靠性。

附图说明

下面结合附图与具体实施方式对本发明作进一步详细的说明：

图1为按现有技术制造的半导体器件的剖面结构图；

图2为本发明所述方法的一个实施例的流程图；

图3a-3b为在本发明所述方法过程中形成的剖面结构图；

图4为根据本发明所述方法制造的半导体器件的剖面结构图。

具体实施方式

如图2所示，在一个实施例中，本发明包括以下步骤：

由于宽禁带半导体材料具有PN结漏电小的特性，因此在本发明中，首先，在硅衬底上生长第一外延层。所述第一外延层应选用宽禁带半导体材料(如可以是ZnS、SiC、InP等)，并且应保证所选的宽禁带半导体材料与硅具有较好的晶格间匹配，即应确保所选宽禁带半导体材料与硅间的晶格失配尽可能小，以减小因晶格失配而造成的上述两种材料间的晶格缺陷，进而起到提高器件性能的作用。这时器件的剖面结构如图3a所示。这样，在半导体器件制造的后续制程中，就可以将该器件的PN结形成在该第一外延层内，从而起到减少PN结漏电流，进而起到减少衬底电流的作用。

然后，再在所述第一外延层的上生长第二外延层，优选地，所述第二外延层为单晶硅，这时的结构如图3b所示。

所述第一外延层和第二外延层的厚度取决于所要实现的半导体器件的物理尺寸以及所述器件制造工艺过程中的硅损耗(Silicon loss)。

随后，就可以根据所要实现的半导体器件的具体类型，以上述在硅衬底生长有第一外延层和第二外延层的结构为基础，继续后续制程了。例如，如图3所示结构的半导体器件就是在根据本发明所述方法所形成的上述结构的基础上制成的，由该图可以看出该器件中的PN结是形成在所述材料为宽禁带半导体材料的第一外延层上的，从而起到了降低衬底电流的作用。