[发明专利]晶体管的测试结构

说明书

技术领域

本发明涉及一种晶体管的测试结构。

背景技术

互补金属氧化物半导体(CMOS)工艺技术是通过薄膜沉积技术(Thin FilmDeposition)将导体、半导体及绝缘层等材料分层沉积于待制晶圆(wafer)表面，以形成半导体器件如晶体管或电容等。

在晶圆的制造过程中，针对半导体器件的测试样本(sample)进行晶圆级可靠性测试(WLR，Wafer Level Reliability)或封装级可靠性测试(PLR，PackageLevel Reliability)，以实时监控制造过程中引入的缺陷是非常有必要的，可靠性测试将测试结果及时反馈给生产线，使相关工艺步骤加强控制，以此获得高质量、高可靠性的产品。

然而，在可靠性测试前或在可靠性测试过程中，静电放电(ESD，electrostatic discharge)经常在干燥环境下因碰触带静电体而自被测MOS晶体管的电极侵入，造成MOS晶体管损伤，并且，当CMOS工艺技术缩小到次微米阶段，先进的工艺技术，例如更薄的栅极氧化层，更短的沟道长度，更浅的漏极/源极接面深度等，反而严重地降低次微米MOS晶体管的静电放电防护能力。MOS晶体管的损伤会直接影响测试结果，同时还会增加测试周期，浪费测试成本。

如专利号为ZL200410086999.2的中国发明专利所述，一般ESD引起半导体器件失效可分为电压型损伤和电流型损伤，依据人体模型，高静电电压可能源自于人体碰触到半导体器件的电极，其可能产生超过2000V的电荷并以较长时间的高电流脉冲型态出现；另依据机器模型，高静电电压亦可能来自半导体器件与不良接地导体，如测试机台的接触，其则能以较短时间的高电压脉冲形态出现。

由于MOS晶体管具有容易破裂(rupture)的薄栅极氧化层(thin gateoxide)，对高电压放电(high voltage discharges)极为敏感，栅极氧化层所能承受的漏电流较小，ESD瞬间的大电流很容易就把MOS晶体管的栅极击穿而造成永久性破坏。

通常，在进行可靠性测试前，会预先对一些待测试的MOS晶体管(测试样本)进行快速测试，即在MOS晶体管的栅极(Gate)和漏极(Drain)加电压、并将源极(Source)接地，测试MOS晶体管的栅极、漏极、衬底(Bulk)电流，以检测出哪些MOS晶体管已经被ESD破坏。请参考图1和图2，其示出了对多个测试样本的栅极、漏极、衬底电流进行测试的结果，图1所示的测试样本为NMOS晶体管，图2所示的测试样本为PMOS晶体管。图1所示的多个NMOS晶体管的漏极电流Idn1、栅极电流Ign1、衬底电流Ibn1、图2所示的多个PMOS晶体管的漏极电流Idp1、栅极电流Igp1、衬底电流Ibp1产生了波动，特别是栅极电流Ign1、Igp1、衬底电流Ibn1、Ibp1的波动非常大，也就是说，ESD破坏了MOS晶体管的薄栅极氧化层而导致多个MOS晶体管的栅极电流、衬底电流偏移其标准值范围非常大。

发明内容

本发明解决的问题是，提供一种晶体管的测试结构，以阻止ESD产生的瞬间大电流把MOS晶体管的栅极击穿而造成永久性破坏。

为解决上述问题，本发明提供一种晶体管的测试结构，包括：并联在测试晶体管的栅极和衬底之间的电荷储存元件和放电元件，所述电荷储存元件的面积大于所述测试晶体管的面积。

可选的，所述电荷储存元件为NMOS晶体管，其栅极与所述测试晶体管的栅极连接，衬底与所述测试晶体管的衬底连接。

可选的，所述电荷储存元件为PMOS晶体管，其栅极与所述测试晶体管的栅极连接，衬底与所述测试晶体管的衬底连接。

可选的，所述电荷储存元件为电容器。

可选的，所述放电元件为二极管。

可选的，所述放电元件为NMOS晶体管，所述NMOS晶体管的漏极与测试晶体管的栅极连接、源极与测试晶体管的衬底连接，所述NMOS晶体管的栅极与源极短接。

可选的，所述放电元件为PMOS晶体管，所述PMOS晶体管的源极与测试晶体管的栅极连接、漏极与测试晶体管的衬底连接，所述PMOS晶体管的栅极与源极短接。