[发明专利]布局、光掩模版的制作及图形化方法

说明书

技术领域

本发明涉及半导体制造技术领域，特别涉及布局、光掩模版的制作及图形化方法。

背景技术

随着半导体制造技术的飞速发展，半导体器件为了达到更快的运算速度、更大的资料存储量以及更多的功能，半导体芯片向更高集成度方向发展；而半导体芯片的集成度越高，则半导体器件的临界尺寸(CD，Critical Dimension)越小。

然而，由于受到曝光机台(optical exposure tool)的分辨率极限(resolutionlimit)的影响，在对光掩模版上的高密度排列的掩模版线路图形进行曝光工艺时，很容易产生光学近距效应(OPE，optical proximity effect)，例如直角转角圆形化(right-angled corner rounded)、直线末端紧缩(line end shortened)以及直线线宽增加/缩减(line width increase/decrease)等都是常见的光学近距效应所导致的掩模版图形转移到晶圆上的缺陷。

美国专利US6042973揭露在光掩模版上的多个掩模版线路图形边缘分别形成近似圆形的次解析栅栏(sub-resolution grating)，因此当该掩模版线路图形转移至晶圆时，该线路图形边缘的分辨率可以提高，然而该次解析栅栏并无法避免该线路图形转移时发生光学近距效应。因此，为了避免上述光学近距效应造成掩模版线路图形转移失真，而无法将线路图形正确地转移至晶圆上，现行的半导体工艺均是先利用计算机系统来对该线路图形的布局线路图形进行光学近距修正(OPC，Optical Proximity Correction)，以消除光学近距效应，然后再依据修正过的布局线路图形制作掩模版线路图形，形成于光掩模版上。因此，光学近距修正的基本原理就是对于布局线路图形进行预先的修正，使得修正量正好能够补偿光学近距效应造成的缺陷，从而经过光学近距修正而形成的掩模版线路图形转移到晶圆上后，就能达到曝光工艺的要求。

然而，现有光学近距修正模型只能对有限范围(1微米～2微米)的光线交互影响进行修正，然而在使用微影(lithography)技术将光掩模版上的掩模版线路图形转移至晶圆的光刻胶膜上时，曝光过程中的光斑效应(flare effect)对光刻系统的成像质量影响也变得越来越突出，光斑效应的影响范围大于10微米，且光斑效应会导致不同器件密集度区域的相同线路图形的临界尺寸一致性降低。其中，在器件稀疏区及器件孤立区受光斑效应的影响大，在器件密集区受光斑效应的影响小，因此器件稀疏区及器件孤立区的线路图形临界尺寸比器件密集区同类型的线路图形临界尺寸小。

如图1和图2所示，将两个相同掩模版线路图形12、22放置于同一个光掩模版上，其中图1中的掩模版线路图形12位于器件密集区10，而图2中的掩模版线路图形22位于器件孤立区20，在将光掩模版上的掩模版线路图形12与掩模版线路图形22转移至晶圆光刻胶膜上后，由于在曝光过程中器件孤立区20的掩模版线路图形22受光斑效应影响大，最终在器件孤立区形成于晶圆光刻胶膜上的线路图形24的临界尺寸为94纳米，而在器件密集区的晶圆光刻胶膜上的线路图形14的临界尺寸为96纳米，器件孤立区的线路图形与器件密集区的线路图形的临界尺寸相差2纳米。

根据晶圆上半导体器件的密集度可分为器件密集区、器件稀疏区和器件孤立区，在光刻工艺中，由于光斑效应对不同区域的线路图形的影响不一致，造成相同线路图形转移至晶圆光刻胶膜上以后，在不同区域的线路图形临界尺寸也不一致，最大相差可达2纳米～3纳米，从而影响了半导体器件的成像质量。

发明内容

本发明解决的问题是提供一种布局、光掩模版制作及图形化方法，防止器件密集度不同区域的相同电路图形临界尺寸不一致。

为解决上述问题，本发明提供一种布局方法，包括：将光掩模版分成若干区域，所述每个区域包含掩模版主要图形和掩模版虚拟图形，其中各区域的图形密集度不同；将光掩模版上的各区域的掩模版主要图形和掩模版虚拟图形转移至控片上，形成控片主要图形和控片虚拟图形；测量各区域的控片主要图形的临界尺寸，以最密集区的控片主要图形的临界尺寸为目标尺寸，将其它区域的控片主要图形临界尺寸与之相减，得到对应的差值量；在后续修正转移至晶圆上的布局线路图形时，增大非最密集区的布局线路图形的临界尺寸，形成修正后布局线路图形，增大量为所述差值量。

可选的，所述掩模版主要图形的临界尺寸为1微米～3微米。

可选的，所述掩模版虚拟图形的临界尺寸为8微米～12微米。