[发明专利]半导体器件及其制作方法

说明书

技术领域

本发明涉及半导体器件及其制造领域。

背景技术

在CMOS射频集成电路(RFIC)的发展中，最为迫切的和最困难的是要发展高性能的新器件和新单元电路，他们是实现单片CMOS集成射频前端的基础。平面螺旋电感作为射频集成电路中的关键元件，是电路中最难设计和掌握的元件，它的性能参数直接影响着射频集成电路的性能。片上电感能实现射频集成电路中电感的集成化。

片上平面螺旋电感大多通过金属薄膜在硅衬底上绕制而成，相对于传统的线绕电感，片上平面螺旋电感具有成本低、易于集成、噪声小和功耗低的优点，更重要的是能与现今的CMOS工艺兼容。近年来随着移动通信向微型化、低功耗化发展，对制作与CMOS工艺兼容的高品质片上无源器件的研究也越来越多。

平面螺旋电感中的寄生效应，如衬底的寄生电容、寄生电阻、金属导体的寄生电容、寄生电阻以及由于涡流损耗等效应而形成的寄生电阻等，都将会对电感的性能产生影响。现有技术通过形成渐变的金属线宽及金属间距的平面螺旋电感来降低平面螺旋电感中的导体损耗。

在专利号为200420114664的中国专利中还可以发现更多与上述技术方案相关的信息。

现有技术还公开了一种平面螺旋电感，参照图1所示，包括：位于p型半导体衬底11中的隔离结构12，位于隔离结构12之下的p型掺杂阱13a，以及位于半导体衬底11的隔离结构12上的介质层14，电感110位于介质层14上。所述隔离结构12用于半导体器件之间的横向隔离，优选采用浅沟槽隔离结构(STI)；所述p型掺杂阱13a为形成下层半导体器件比如NMOS晶体管所需。所述介质层14为进行半导体器件之间的隔离所需。平面螺旋电感110位于最上层的介质层上。

平面螺旋电感110的结构具体如图2所示，图2给出一种对称的平面螺旋电感结构。其中导线110a用于将位于两个金属层的导线相连。平面螺旋电感具有两个端口，分别为port1和port2，用于信号的输入和输出。

在该现有技术中，在p型半导体衬底11中的p型掺杂阱13a上形成平面螺旋电感110，由于平面螺旋电感110中的导线上每个点上的电位随着时间而变化，根据洛伦兹定律，变化的磁场产生变化的电场，变化的电场会引起相邻区域形成另一方向相反的磁场。同时，p型半导体衬底11中的p型掺杂阱的导电率较高，在半导体衬底中产生的涡流顺着半导体衬底流动，造成半导体衬底损耗。

发明内容

本发明解决的问题是提供一种半导体器件及其制作方法，降低平面螺旋电感器在半导体衬底中的损耗。

为解决上述问题，本发明提供一种半导体器件及其制作方法，可以降低平面螺旋电感器在半导体衬底上的损耗。

可选地，所述半导体衬底为p型，所述PN结为p型的半导体衬底与位于其中的n型掺杂阱构成。

可选地，形成所述n型掺杂阱的为通过注入n型离子形成。

可选地，所述n型离子为P离子，P离子的注入能量范围为300至500KeV，注入剂量范围为5.0E12cm^-2至6.0E13cm^-2。

可选地，所述半导体衬底为n型，所述PN结为n型的半导体衬底与位于其中的p型掺杂阱构成。

可选地，形成所述p型掺杂阱的为通过注入p型离子形成。

可选地，所述p型离子为B离子，注入B离子的能量范围为100至300KeV，注入剂量范围为5.0E12cm^-2至6.0E13cm^-2。

可选地，所述PN结包括第一PN结和第二PN结。

可选地，所述第一PN结为p型半导体衬底与位于其中的深n型掺杂阱构成。

可选地，所述深n型掺杂阱为通过注入n型离子形成。

可选地，所述n型离子为P离子，注入P离子的能量范围为750至2600KeV，注入剂量范围为5.0E12cm^-2至6.0E13cm^-2。

可选地，所述第二PN结为半导体衬底中的深n型掺杂阱与其上的p型掺杂阱构成。

可选地，所述p型掺杂阱为通过注入p型掺杂离子形成。

可选地，所述p型离子为B离子，注入B离子的能量范围为100至300KeV，注入剂量范围为5.0E12cm^-2至6.0E13cm^-2。

可选地，所述介质层为氧化硅、氮化硅、氮氧化硅中任一种或其组合构成。

可选地，所述平面螺旋电感器为对称结构。

可选地，所述平面螺旋电感器采用金属铜制作。