[发明专利]以双向缓冲器来高速存取数据的存储器控制器及相关方法

说明书

技术领域

本发明有关于一种存储器控制器，尤指一种具有双向缓冲器来高速存取数据的存储器控制器及其相关方法(MEMORY CONTROLLER WITHBI-DIRECTIONAL BUFFER FOR ACHIEVING HIGH SPEED CAPABILITYAND RELATED METHOD THEREOF)。

背景技术

闪存是一非挥发性存储器，举例来说，即使供应闪存的电源中断之后，闪存内的储存内容仍可继续保存，而这也是闪存优于其它如动态随机存取存储器(Dynamic Random Access Memory，DRAM)、静态随机存取存储器(Static Random Access Memory，SRAM)等挥发性存储器的特点。

传统处理器大部分利用一存储器控制器由一接口传递信号以便存取平行闪存，但平行闪存的缺点是，需要很多接脚(pin)来连接到该存储器控制器，而序列闪存少的接脚来连接到该存储器控制器，因此减少了连接到该存储器控制器所需要的信号，例如，一序列周边接口总线(SPI bus)的序列闪存仅需要一存储器控制器来控制四个信号(数据输入、数据输出、时钟脉冲，以及芯片使能)即可，反之，如果该存储器控制器接上的是一含有10位地址的平行闪存，则该存储器控制器便需要接收21个信号。因此，序列闪存可适用于尺寸较小且成本较低的电子装置。

在存储器控制器与序列闪存间的数据传输可分为两个阶段：第一个阶段是命令阶段(Command stage)，此时地址与指令信号将传入数据输入端(datain)；第二阶段称为数据输入/输出阶段(data in/out stage)，此时数据将在序列闪存(serial Flash memory)与存储器控制器之间传送。

发明内容

本发明的主要目的在于通过提供具有一输出端同时耦接于一序列闪存的一数据输入端以及一数据输出端的存储器控制器，以减少存储器控制器的接脚数量。

本发明的另一目的在于，提供一种用来存取一第一序列式闪存的存储器控制器，该存储器控制器包含有：一逻辑电路；一第一双向缓冲器，其耦接于该逻辑电路，用来依据从该逻辑电路所产生的一控制信号选择性地回转数据流的方向，该第一双向缓冲器包含有：一输入端，其耦接于该逻辑电路的一第一数据输出端；一控制端，其耦接于该逻辑电路，用来接收该控制信号；以及一输出端，其耦接于该逻辑电路的一第一数据输入端，该输出端用来同时耦接于该第一序列式闪存的一输入数据端以及一输出数据端；以及一回转控制器，其耦接于该逻辑电路，用来当该数据流的方向被回转时产生一延迟。

本发明的又一目的在于，提供一种用来存取一第一序列式闪存的方法，该方法包含有：提供一逻辑电路来控制该第一序列式闪存的数据存取，其中该逻辑电路包含一第一数据输出端以及一第一数据输入端；提供一第一双向缓冲器，其中该第一双向缓冲器包含一输入端、一控制端以及一输出端；将该输入端以及该输出端分别耦接到该第一数据输出端以及该第一数据输入端；以及由传送该逻辑电路产生的一控制信号到该第一双向缓冲器的该控制端来选择性回转该数据流的方向；以及当该数据流的方向被回转时产生一延迟。

本发明的控制器可以利用较少的接脚数目来存取一序列存储器，并可以以串叠架构来执行，而且使用回转控制器可以保证当该数据操作改变方向时所有的数据依然可以被正确的传送。

附图说明

图1为本发明第一实施例的存储器控制器的示意图。

图2为本发明第二实施例的存储器控制器的示意图。

图3为本发明第三实施例的存储器控制器的示意图。

图4为本发明第四实施例的存储器控制器的示意图。

图5为本发明第五实施例的存储器控制器的示意图。

图6为本发明第六实施例的存储器控制器的示意图。

图7为本发明的第一种串叠架构的示意图。

图8为本发明的第二种串叠架构的示意图。

图9为本发明的第三种串叠架构的示意图。

主要组件符号说明：

110、120、130、140、150、160：存储器控制器

20：第一序列闪存

30：逻辑电路

40：双向缓冲器

290、390、590、690：回转控制器

250、450、550、650：可调式延迟电路

260、560、660：多任务器(multiplexer)

350：时钟脉冲闸单元

460：数据传输逻辑电路

470：数据接收逻辑电路

570：缓冲器