[发明专利]减小时钟电路和时钟管理电路中的电磁干扰的方法

说明书

技术领域

本发明涉及数字电路，尤其涉及控制多个时钟信号以减小电磁干扰的电路。

背景技术

外围部件互连(PCI)标准规定了将外围设备附在计算机母板上的计算机总线。这些设备可以采取与母板本身匹配的集成电路(在PCI规范中也称为平面设备)或插入插口中的扩展卡的形式。PCI总线常见在现代PC(个人计算机)中，但它也出现在许多其它计算机类型中。PCI规范涵盖总线的尺寸(包括线距)、电特性、总线定时、和协议。

大多数数字电路应用某种类型的时钟电路生成激活遍布电路的锁存器的一系列时钟脉冲。当断言时钟脉冲时，允许锁存器从逻辑单元中获取和存储数据值。通过周期性地断言时钟脉冲，数据值能够有序地传过电路，从而保证了任何给定数据单元在开始逻辑操作时与相应数据单元正确配对。

更复杂的数字电路常常应用有时以不同频率工作的几个不同时钟。此外，在一些电路中，许多锁存器可能需要同时激活，但单个时钟电路可能缺乏足够的功率来驱动所有锁存器。因此，通过使用“时钟树”再生时钟信号是常见的。基本上，时钟树包括接收时钟信号和利用恢复到原来电平的功率将它复制到几条不同时钟信号线的多个驱动器。

一些时钟信号由应用锁相环(PLL)的电路接收，PLL感测给定时钟脉冲与时钟信号中的顺序脉冲稍微不同相的时间，和当检测到这样的不同相关系时校正脉冲。因此，接收时钟脉冲中的微小延迟不会干扰同步电路中的正常操作定时。

每个时钟信号在被断言时产生一些电磁辐射。通常，这种电磁辐射在简单电路中是微不足道的，但是，在更复杂的电路中，它被当作电磁干扰(EMI)。当相干地断言几个不同时钟信号时，来自这些时钟信号的结合EMI可能足以干扰电路的正常操作。这个问题在高密电路，譬如，用在PCI应用中的那些中尤其关键。

在如图1所示的现有技术系统的代表性时序图10中(只示出了相关量和与任何实际测量单元不对应)，第一时钟信号12、第二时钟信号14和第三时钟信号16的每一个都包括多个周期性跃变(transition)，譬如，上升沿和下降沿。EMI电平20的指示表明，当两个时钟信号的跃变基本一致时，EMI电平20升高，和当所有三个时钟信号的跃变一致时，EMI电平20处在最大值。

复杂电路中的多个时钟信号可以生成可以对电路的各种部分产生严重破坏性影响的EMI尖峰。由于EMI影响瞬时出现(只有当几个信号一致时)，EMI尖峰的影响特别难以排除。

EMI不仅关系到互操作性，而且受管理机构限制。例如，FCC条例对机器可能发出的EMI的量作了限制。此外，CISPR国家要求也对EMI作了限制，以便将机器装运到成员国。虽然机器可完全正常工作，但如果它的EMI水平超过规定极限，就不能销售。

因此，需要的是减小电路中由来自不同时钟信号的相干时钟脉冲引起的电磁干扰的系统。

发明内容

现有技术的缺点可以通过本发明克服，在一个方面中，本发明是减小至少包括第一时钟信号和第二时钟信号的定时电路中的电磁干扰的方法。该方法检测第一时钟信号的第一跃变是否与第二时钟信号的相应第二跃变基本一致。当第一跃变与第二跃变基本一致时，将第二时钟信号延迟预定时间量。

在另一个方面中，本发明是减小电路中第一时钟信号与第二时钟信号之间的电磁干扰的方法，其中，当第一时钟信号呈现与第二时钟信号呈现的第二跃变基本一致的第一跃变时，延迟第一时钟信号和第二时钟信号的所选那一个。当第一跃变与第二跃变不基本一致时，允许第一时钟信号和第二时钟信号的所选那一个正常传送。

在又一个方面中，本发明是至少管理第一时钟信号和第二时钟信号的时钟管理电路。第一检测器检测第一时钟信号的第一跃变。第二检测器检测第二时钟信号的第二跃变。当第一跃变与第二跃变基本一致时，第一比较电路将第一跃变与第二跃变相比较和断言延迟第二信号。当断言第一延迟信号时，第一延迟电路延迟第二时钟信号。

通过结合附图对本发明的优选实施例进行如下描述，本发明的这些和其它方面将更加清楚。对于本领域的普通技术人员来说，显而易见，可以对本发明作出许多改变和修改而不脱离本公开新概念的精神和范围。

附图说明

图1是与现有技术系统相对应的时序图；

图2是与本发明的一个例示性实施例相对应的时序图；

图3是可以用于评估时钟信号斜率和对其作出响应修改时钟信号定时的设备的方块图；

图4是示出应用本发明代表性实施例的电路引起的EMI与未应用本发明的电路引起的EMI的频谱比较的频率图；