[发明专利]一种时钟切换电路

说明书

技术领域

本发明涉及包含门控时钟的时钟切换电路。

背景技术

本发明中涉及门控时钟技术及同步复位产生技术，通过与复位 信号的配合消除时钟切换时毛刺对电路的影响，并且避免异步电 路工作过程中亚稳态的传递。本发明适用于高速多时钟设计中时 钟切换及低功耗设计场合。

发明内容

本发明旨在提出一种高速、安全，电路简单的时钟切换电路， 所采用的技术方案是：在时钟切换过程中，产生复位信号，使时 钟切换发生在复位过程中间，在切换前后留有足够裕量，从而消 除切换带来的时钟毛刺对电路的影响。

附图说明

下面结合附图及具体实施例对本发明作进一步详细说明。

图1为切换复位电路框图；

图2为切换复位电路时序；

图3为切换时钟电路框图；

图4为时钟由clka切换至clkb时序；

图5为时钟由clkb切换至clka时序；

图6为本发明时钟切换电路总结构框图。

具体实施方式

参考图1为本发明的切换复位电路框图。其输入为时钟选择 信号sel_in及待选择时钟之一clka，其输出为切换复位 switch_rst及同步后时钟选择信号sel_out。由于sel_in为异步 信号，通过寄存器R1、R2(R1、R2构成正相同步电路)对sel_in 进行同步以消除亚稳态。由寄存器R3、R4、R5、R6组成的反相延 迟电路跟在R2输出级，将R3的输出与R6的输出进行异或(XOR1)； 由于R3与R6相位差3个cycle，因此，当sel_in产生跳变时， XOR1的输出将产生3周期高脉冲，N1反相后与系统reset相与(通 过与门AND1)，得到3周期低电平的切换复位脉冲switch_rst作 为后级电路的切换复位信号。

参考图1中将R4的输出经由R7延迟后得到同步时钟选择信 号sel_out，注意到R7为正沿触发的寄存器，因此sel_out与sig_a 相位差1.5周期，与sig_b相位差1.5周期；其结果就是，当sel_in 跳变时，sel_out的跳变沿正好处于switch_rst低电平的中间位 置。

参考图2为相关时序。

参考图3为切换时钟电路框图。前面切换复位的输出 switch_rst、sel_out作为切换时钟生成电路的输入。首先待切换 时钟同过sel_out的选择得到选择时钟clk_sel，由于sel_out及 switch_rst是由clka产生，clkb与clka异步，因此切换过程中 clk_sel可能产生毛刺；同时switch_rst与clk_sel存在recovery 和removal的timing问题，容易导致系统处于不定态。为消除异 步信号的影响，时钟生成电路对clk_sel进行处理。如参考图3 所示，R1、R2、R3、R4、AND1组成正相同步电路，R5、R6、R7、 R8、AND2组成反相同步电路AND1与AND2的输出经AND3相与， 在与clk_sel经AND4相与后得到切换时钟输出clk_out。从以上 分析可看出，当switch_rst等于0时，与门AND3输出为0，clk_out 为0；当switch_rst从0到1变化后，AND1、AND2将分别产生 相位差半周期、宽度为4周期的低电平，即使R1～R8可能由于 recovery及removal的原因存在不定态，但由于R1～R4为正沿触 发，R5～R8为负沿触发，因此不定态不会同时出现，与门AND3将 输出4.5周期低电平，且其由低至高变化是在clk_sel的低电平 期间，因此，其结果clk_out将在切换期间稳定地输出低电平直 至切换过程结束。

参考图4、参考图5为相关时序。

参考图6为本发明时钟切换电路总结构框图，其中sel为时 钟选择信号，reset为系统全局复位，clka、clkb为输入待切换 时钟信号，通过切换复位电路产生时钟选择同步信号sel_syn，以 及切换复位信号switch_rst，用于控制切换时钟电路产生输出时 钟clk_out。

本发明的核心在于在时钟切换过程中，自动产生复位信号， 使切换过程发生在复位期间，消除切换瞬间毛刺的影响。从以上 分析可看到，本方案电路简单，易于实现高速时钟切换功能。