[发明专利]一种延时锁相电路

说明书

技术领域

本发明涉及包含延时测试电路和延时锁相输出电路。本发明涉及模拟集成电路技术和数字集成电路技术，属于混合集成电路。

本发明适用于通信等高精度延时电路，如LCD时序控制电路。

背景技术

现有情况下，当高速串行数据传输到芯片内部时，往往需要将高速串行数据转换成并行数据进行处理，转换过程中，需要DLL(延时锁相电路)对数据进行采样，延时锁相时钟的精度就决定了高速串行数据是否能被正确的采到。

基于这种背景技术条件下，本发明提出一种较高精度延时锁相电路的设计，本电路用数字电路实现算法，用模拟电路作延时电路来实现。

发明内容

本发明旨在为高速串行数据转换成并行数据提供一种延时锁相电路的设计方案，并实现高速、低功耗设计。

为了实现所述目的，本发明采用的技术方案是：

DLL(延时锁相电路)，包括延时测试电路和延时锁相输出电路。其中延时测试电路包含逻辑电路和延时锁相输出电路。

如果电路系统要求最小延时时间为T/N，那么延时锁相输出电路包含N极大延时单元和延时输出单元，N极大延时单元和延时输出单元都是相同或者是匹配的。以确保N极大延时单元的延迟时间是相同的。

大延时单元，包含权值为2ⁿ的(n＝0，1，2，3…)的小延时单元。该小延时单元由二选一电路分开，二选一电路，单位延时单元由一个buffer构成。小延时单元的极数M根据延时时间T/N来决定。那么M根总线就是大延时单元的时间计数总线。极数M通过仿真来选择，使得在最快和最慢仿真条件都能满足要求。

时钟CLK作为测试模块的输入，用逻辑电路得到一个高电平宽度为一个时钟周期T的shot信号，shot信号的间隔有K个时钟周期，K可以由设计者设定。shot信号作为延时锁相模块的输入。

延时锁相模块的输出信号shot1连接到N1(N1一般取3-5由设计者设定)个DFF的CLK端，shot输入到第1个DFF的D端，第1个DFF的Q端输入到第2个DFF的D端，依此类推。把N1个Q端输入到一个N1输入的与非门上，当N1个信号都是0时，与非门输出DETECT信号为1.

电路工作时，每来一次shot信号，则计数器增加1。把记得数依次增加到N个M位的小计数器上，随着计数值的增大，延时电路的延时逐渐增大，当延时时间增大到一个时钟周期时，shot1的上升沿采到shot的低电平。那么DFF的Q端输出为0，N1输入的与非门输出的DETECT信号为1。此时计数器计数总值counter_all-N1的延时数的延时最小单元延时时间正好是一个时钟周期T。

得到计数器计数总值counter_all-N1后，(counter_all-N1)/N就是N极延时每一级应该延时的最小延时单元段数。

把得到的每一级计数器的计数值输出到延时锁相输出电路，那么在N个输出端就得到了T/N，2T/N，3T/N，......(N-1)T/N延时的延时信号。

附图说明

下面结合附图及具体实施例对本发明作进一步详细说明。

图1为延时锁相电路的结构框图；

图2为延时锁相电路的框图；

图3为延时单元电路的框图；

图4为CLK与shot的波形关系图；

图5为延迟到1个时钟周期时的波形关系图；

具体实施方式

在阅读以下各方面的详细描述，还包括附图的说明后，本发明的这些和其他优点将显现无疑。下面结合附图对本发明作一详细说明。

图1是本发明的为延时锁相电路的结构框图，它包含延时测试电路和延时锁相输出电路。

图2是本发明的延时锁相电路的框图，它由延时测试电路和延时锁相输出电路构成。其中延时测试电路包含逻辑电路和延时锁相输出电路。

如图3延时单元电路的框图，延时锁相输出电路包含N极大延时单元和延时输出单元，N极大延时单元和延时输出单元都是相同的。以确保N极大延时单元的延迟时间是相同的。

如图2所示，时钟CLK作为测试模块的输入，用逻辑电路得到一个高电平宽度为一个时钟周期T的shot信号(CLK与shot的波形关系图见图4中所示)，shot信号的间隔有K个时钟周期，K可以由设计者设定。shot信号作为延时锁相模块的输入。