[发明专利]一种浮点乘加融合单元的五级流水线结构

说明书

技术领域

本发明涉及浮点运算单元设计，是一种用于实现高性能浮点运算的高速浮点乘加融合单元。

背景技术

文献数据表明，几乎50％的浮点乘法指令后面紧跟的指令为浮点加法或减法。因此，浮点乘加融合操作A+B×C已经成为科学运算和多媒体应用中的一种基本操作。由于浮点乘加融合操作在应用程序中如此频繁地出现，用浮点乘加融合单元(简化为MAF单元)来实现该操作已经成为现代高性能商业处理器的一个很好的选择。这种实现方式主要有以下两个优点：(1)仅需要一次舍入，不是两次；(2)通过共享一些组成模块，可降低电路延迟和硬件开销。

乘加(MAF)指令需要3个操作数。例如，执行A+(B×C)操作，当把乘加指令中操作数A置为0时执行的是乘法指令，把操作数B或C置为1时，执行的是加法指令。在已实现的多数处理器中，浮点乘加运算一般通过以下步骤来实现(相关内容请见参考文献1：Floating-Point Multiply-Add-Fused with Reduced Latency，实现过程的框图见图1)：

1.首先对被乘数C做波茨编码，然后用进位保存压缩加法器(CSA)组成的压缩树实现B×C，得到两个部分积。在进行乘法的同时，操作数A进行取反和对齐移位操作。操作数A和B×C的符号可能相同，也可能相反。如果A和B×C的符号相反，将A和B×C做有效减法，需要得到A的补码进行相加，A需要取反。否则如果A和B×C的符号相同做有效加法，A不需要取反。下面不管是否需要进行取反操作，将通过取反器之后的A记为A_inv。

在IEEE-754标准中，单精度操作数的尾数是24比特，再加上2个额外的舍入位，A_inv比B×C的结果的最高位最多左移26位，或者比B×C结果的最高位最多右移48比特，即移位范围在[-26，48]之间。在浮点乘加的设计中为了使移位简单化，规一化A的移位方向为向右移位。所以A_inv初始是在B×C左移26比特的初始位置，A_inv在对齐中右移位的位数是27-(exp(A)-(exp(B)+exp(C)-127)，其中，exp(A)，exp(B)和exp(C)分别是操作数A，B和C的指数。

2.把对齐移位后的A_inv、和B×C压缩后的部分积用压缩比为3∶2的进位保存加法器(CSA)压缩，得到两个部分积，同时处理A求补时所需要的加1。

3.利用2中压缩后得到的部分积进行前导零预测(LZA，leading zero anticipator)得到加法结果的规格化左移的位数。同时判断最终结果的正负。

4.在前导零预测和符合预测的同时做半加操作，并完成部分的加法运算。进行半加操作是为了保证后面能正确进行舍入。由于符号预测所需要的时间比半加操作多，可在此时间空隙里完成最终加法的一部分。

5.加法结果利用LZA预测的左移的位数进行规格化左移。若3符号预测部件判断最终结果为负，则选择2中压缩后得到的部分积的补数形式经4处理后的结果进行规格化移位。

6.最终加法和舍入操作。

图1所示的现有技术的不足如下：

(1)未处理对前导零预测逻辑可能引入的一位左移进行处理

(2)乘法结果采用两个48位部分积表示，会引起一位溢出错误，

(3)加数移位对齐和规格化移位时需要移入‘0…0’或‘1…1’。加数为负或者最终结果的符号被检测到为负时需要移入‘1…1’，用来在最低位加一求补时传播进位。其选择逻辑在关键路径上，增加了延时。

发明内容

本发明的目的在于设计一种高性能的全流水线的单精度高速浮点乘加融合单元，同时保证较少的硬件开销。

本发明的另一个目的是纠正已有运算单元细节处不完善而造成精度损失之处，提供一个高精度的浮点乘加单元。

为实现上述目的，本发明提供了一种五级流水实现的单精度浮点乘加运算单元，实现形式为A+(B×C)的乘加操作，其吞吐量为每周期一条指令，如图2所示，具体结构如下：

第一级流水线：由指数处理单元1、以4为基的波茨编码器3、3∶2的进位保存加法器(CSA)组成的部分积压缩树4的一部分和符号处理单元2组成；其中，

指数处理单元1根据操作数A的指数，B的指数和C的指数计算其指数差d

d＝exp(A)-(exp(B)+exp(C)-127)，