[发明专利]一种实现二进制多项式运算的硬件配置方法及硬件系统

说明书

技术领域

本发明涉及通信及微电子领域的数据处理技术，特别是涉及一种实现二进制多项式运算的硬件配置方法及硬件系统。

背景技术

二进制多项式运算是常用的数据处理计算的基本形式，其典型应用实例包括广泛用于通信系统解决方案的循环冗余校验(Cyclic Redundancy Check，缩写CRC)。在数据处理过程中，采用二进制表示的数据，可以被看作是一个二进制多项式的系数，多项式乘除法运算过程与普通代数多项式的乘除法相同，而且多项式的加减法运算以2为模，和逻辑异或运算一致。

以CRC为例，采用CRC校验时，发送方和接收方使用同一个生成多项式g(x)，并且g(x)的首位和最后一位的系数必须为1。CRC的处理方法是：发送方以g(x)去除数据t(x)，得到余数作为CRC校验码；校验时，接受方以计算的校正结果是否为0为据，判断接收数据是否出错。计算过程中所有步骤都为二进制多项式运算。

这种二进制多项式的计算过程在硬件上是循环移位的模2运算，当数据为串行输入时这种运算对应硬件实现上的线性反馈移位寄存器，其线性反馈移位逻辑由计算公式决定，在CRC中表现为移位寄存器与生成多项式g(x)的各项一一对应。例如，如果要计算多项式g(x)＝x³+x+1，就必须设计具有三个移位寄存器的硬件电路，分别对应x³、x¹、x⁰，可以看出，如果计算不同长度和不同项的多项式都要分别设计硬件电路，非常麻烦，效率很低。

因此，如何克服现有技术中一个硬件实现只能对应一种计算方案的缺陷，如何提供一种通用的硬件实现，使线性反馈移位逻辑达到可配置化，以支持多种方案乃至多种长度的二进制多项式运算，是有待解决的问题。

发明内容

本发明的目的是提供一种实现二进制多项式运算的硬件配置方法及硬件系统，解决现有技术的一个硬件实现只能对应一种运算方案，不能完成不同方案的二进制多项式运算的技术问题。

为了实现上述目的，本发明提供了一种实现二进制多项式运算的硬件配置方法，其中，包括如下步骤：

步骤一，对于采用串行数据输入的n个线性反馈移位寄存器，每个寄存器按输入输出顺序分别代表二进制多项式的x¹至xⁿ中的一项；

步骤二，通过在各寄存器的输入端口设置实现选择功能的组合逻辑单元，来设置该寄存器的前一个寄存器所对应的二进制多项式的项的系数。

上述的方法，其中，还包括：步骤三，将各寄存器的值输入到最高位选择逻辑单元，并将所述最高位选择逻辑单元的输出连接到所述组合逻辑单元的输入端口的异或运算逻辑单元，通过所述最高位选择逻辑单元设置所述二进制多项式的项所允许具有的最高位。

上述的方法，其中，在所述步骤二中，代表x¹的移位寄存器的输入端口的组合逻辑单元，用来控制二进制多项式的x⁰的系数。

上述的方法，其中，设置参数C和参数K，所述参数C包括n个二进制数分别对应输入所述n个寄存器的输入端口的组合逻辑单元，用来选则x⁰至x^n-1的系数，所述参数K输入所述最高位选择逻辑单元，实现所述最高位选择逻辑单元的n选一功能，得到所述二进制多项式的项所允许具有的最高位。

上述的方法，其中，通过对参数C和参数K的设置，实现对二进制多项式的各项系数和所允许的最高位的设置和更改。

为了实现本发明的目的，本发明还提供了一种实现二进制多项式运算的硬件系统，其中，包括：采用串行数据输入的n个线性反馈移位寄存器，每个寄存器按输入输出顺序分别代表二进制多项式的x¹至xⁿ中的一项；设置在各寄存器的输入端口的实现选择功能的组合逻辑单元，用来设置该寄存器的前一个寄存器所对应的二进制多项式的项的系数。

上述的硬件系统，其中，还包括最高位选择逻辑单元，用来设置所述二进制多项式的项所允许具有的最高位；各寄存器的值输入到所述最高位选择逻辑单元，所述最高位选择逻辑单元的输出连接到所述组合逻辑单元的输入端口的异或运算逻辑单元。

上述的硬件系统，其中，代表x¹的移位寄存器的输入端口的组合逻辑单元，用来控制二进制多项式的x⁰的系数。