[发明专利]一种跨异步时钟域信号的同步装置

权利要求书

1.一种跨异步时域信号的同步装置，其特征在于，该装置包括：

宽度延展单元，用于在第一时钟域的第一时钟的控制下，将来自所述第一时钟域的信号进行宽度延展，生成与第一时钟同步的宽度延展后的信号；所述宽度延展后的信号宽度大于或等于第二时钟域的第二时钟的时钟周期；

同步处理单元，用于在所述第二时钟的控制下，将对所述宽度延展后的信号进行同步处理，输出与所述第二时钟同步的信号。

2.如权利要求1所述的装置，其特征在于，所述宽度延展单元包括N个触发器以及一或门，其中N为大于1的整数；

所述N个触发器的时钟端分别与所述第一时钟相连；

第1触发器的输入端与所述来自第一时钟域的信号相连；

第n-1触发器的正向输出端与第n触发器的输入端和所述或门的输入端相连；n＝2、3...N；

第N触发器的正向输出端与所述或门的输入端相连；

所述或门的输出端与所述同步处理单元相连。

3.如权利要求2所述的装置，其特征在于，所述N为大于或等于所述第二时钟与所述第一时钟的时钟周期之比的整数。

4.如权利要求1所述的装置，其特征在于，所述宽度延展单元包括M个触发器以及一或门，其中M为大于或等于1的整数；

所述M个触发器的时钟端分别与所述第一时钟相连；

第1触发器的输入端与所述来自第一时钟域的信号和所述或门的输入端相连；

当M等于1时，所述第1触发器的正向输出端与所述或门的输入端相连；

当M大于1时，第m-1触发器的正向输出端与第m触发器的输入端和所述或门的输入端相连；m＝2、3...M；第M触发器的正向输出端与所述或门的输入端相连；

所述或门的输出端与所述同步处理单元相连。

5.如权利要求4所述的装置，其特征在于，所述M+1为大于或等于所述第二时钟与所述第一时钟的时钟周期之比的整数。

6.如权利要求1、2或4所述的装置，其特征在于，所述同步处理单元包括两个触发器；所述两个触发器的时钟端分别与所述第二时钟相连；

第1触发器的输入端与所述宽度延展单元相连，正向输出端与所述第2触发器的输入端相连；

第2触发器的正向输出端输出信号同步结果。

7.如权利要求6所述的装置，其特征在于，所述同步处理单元进一步包括第3触发器和一与门；

所述第3触发器的输入端与所述第2触发器的正向输出端和所述与门的输入端相连，所述第3触发器的负向输出端与所述与门的输入端相连；

所述与门输出信号同步结果。

8.如权利要求6所述的装置，其特征在于，所述同步处理单元进一步包括第3触发器、一反相器和一与门；

所述第3触发器的输入端与所述第2触发器的正向输出端和所述与门的输入端相连，所述第3触发器的正向输出端与所述反相器的输入端相连；

所述反相器的输出端与所述与门的输入端相连；

所述与门输出信号同步结果。

9.如权利要求2或4所述的装置，其特征在于，所述宽度延展单元所包括的触发器为D触发器，或者为由D触发器组成的数据锁存器或数据缓存器。

10.如权利要求6所述的装置，其特征在于，所述同步处理单元所包括的触发器为D触发器，或者为由D触发器组成的数据锁存器或数据缓存器。