[发明专利]高速数字滤波器的实现方法及结构

权利要求书

1、一种高速数字滤波器的实现方法，包括以下步骤：

步骤1：根据需求确定该高速数字滤波器的冲击响应h(n)，其中n＝0，1，2…M-1，M是所述数字滤波器的冲击响应h(n)的项数；

步骤2：根据h(n)得到h_e(n)和h_o(n)，其中

h_e(n)＝h(2n)，n＝0，1，2…N-1

h_o(n)＝h(2n+1)，n＝0，1，2…M-N-1

其中N是计算取整数部分的值；

步骤3：实现4个子滤波器，其中子滤波器A、子滤波器D的冲击响应为h_e(n)，子滤波器B、子滤波器C的冲击响应为h_o(n)；

步骤4：将高速数字信号x(k)拆分为x_e(k)和x_o(k)，其中

x_e(k)＝x(2k)，x_o(k)＝x(2k+1)，k＝0，1，2…，x_e(k)和x_o(k)的时钟频率为x(k)的时钟频率的一半，将x_e(k)作为子滤波器A、子滤波器C的输入信号，x_o(k)作为子滤波器B、子滤波器D的输入信号，子滤波器A、子滤波器B、子滤波器C、子滤波器D的时钟频率为x(k)的时钟频率的一半；

步骤5：将子滤波器B的输出信号经过单位延时后与子滤波器A的输出信号相加得到输出信号y_e(k)，将子滤波器C的输出信号与子滤波器D的输出信号相加得到输出信号y_o(k)；

步骤6：根据y_e(k)和y_o(k)得到高速数字信号y(k)，其中

y(2k)＝y_e(k)，y(2k+1)＝y_o(k)，k＝0，1，2…，得到的y(k)的时钟频率与高速数字信号x(k)的时钟频率相同。

2、根据权利要求1所述的一种高速数字滤波器的实现方法，其特征在于：当输入信号为模拟信号x(t)时，利用模拟-数字转换器采样得到数字信号x(k)，再经过所述模拟-数字转换器内部处理，输出时钟频率为所述采样频率一半的两路数字信号x_e(k)和x_o(k)。

3、一种冲击响应为h(n)的高速数字滤波器，其中n＝0，1，2…M-1，M是所述数字滤波器的冲击响应h(n)的项数，包括：

数据拆分单元，用于将高速数字信号x(k)拆分为x_e(k)和x_o(k)，其中

x_e(k)＝x(2k)，x_o(k)＝x(2k+1)，k＝0，1，2…，x_e(k)和x_o(k)的时钟频率为x(k)的时钟频率的一半；

4个子滤波器，其中子滤波器A、子滤波器D的冲击响应为h_e(n)，子滤波器B、子滤波器C的冲击响应为h_o(n)，其中

h_e(n)＝h(2n)，n＝0，1，2…N-1

h_o(n)＝h(2n+1)，n＝0，1，2…M-N-1

N是计算取整数部分的值，并且子滤波器A、子滤波器C的输入信号为x_e(k)，子滤波器B、子滤波器D的输入信号为x_o(k)，其中子滤波器A、子滤波器B、子滤波器C、子滤波器D的时钟频率为x(k)的时钟频率的一半；

延时单元，用于对子滤波器B的输出信号进行单位延时；

加法器A，用于将延时单元的输出信号与子滤波器A的输出信号相加，得到输出信号y_e(k)；

加法器B，用于将子滤波器C的输出信号与子滤波器D的输出信号相加，得到输出信号y_o(k)；

数据并流单元，用于对加法器A和加法器B的输出信号y_e(k)和y_o(k)进行组合得到高速滤波器的输出信号y(k)，其中y(2k)＝y_e(k)，y(2k+1)＝y_o(k)，k＝0，1，2…。

4、一种冲击响应为h(n)的高速数字滤波器，其中n＝0，1，2…M-1，M是所述数字滤波器的冲击响应h(n)的项数，包括：

数据拆分单元，用于将高速数字信号x(k)拆分为x_e(k)和x_o(k)，其中

x_e(k)＝x(2k)，x_o(k)＝x(2k+1)，k＝0，1，2…；

延时单元，用于对x_o(k)进行单位延时；

4个子滤波器，其中子滤波器A、子滤波器D的冲击响应为h_e(n)，子滤波器B、子滤波器C的冲击响应为h_o(n)，并且子滤波器A、子滤波器C的输入信号为x_e(k)，子滤波器D的输入信号为x_o(k)，子滤波器B的输入信号为延时单元的输出信号；

加法器A，用于将子滤波器A的输出信号与子滤波器B的输出信号相加；

加法器B，用于将子滤波器C的输出信号与子滤波器D的输出信号相加；

数据并流单元，用于对加法器A和加法器B的输出信号进行组合，得到高速滤波器的输出信号。