[发明专利]具可变延迟时钟的时钟产生装置及其方法

说明书

技术领域

本发明涉及一种时钟产生装置及其方法，特别涉及一种具有一可变延迟时钟的时钟产生装置及其方法。

背景技术

对于时钟产生器而言，延迟锁定回路(delay lock loop，DLL)是一现有技术。图1是现有N级延迟锁定回路100的功能方块图。该N级延迟锁定回路100包含一压控延迟线(voltage-controlled delay line，VCDL)110、一相位检测器(phase detector，PD)120及一回路滤波器(loop filter，LF)130。压控延迟线110更包含N个可变延迟单元(variable delay cell)111_1、111_2、...、111_N等。压控延迟线110接收一输入时钟CLK_IN及一源自于回路滤波器130的控制电压Vc，并产生N个输出时钟CLK_1、CLK_2、...、CLK_N。输出时钟CLK_1是可变延迟单元111_1的输出，输出时钟CLK_2是可变延迟单元111_2的输出，依此类推。所有N个可变延迟单元实质上是由相同的电路所建构而成；因此，N个可变延迟单元实质上具有相同的延迟量。可变延迟单元111_N可藉由相位检测器120来对其输出时钟CLK_N与输入时钟CLK_IN的相位来进行比较，以产生用于表示输入时钟CLK_IN与输出时钟CLK_N间的相位关系的一相位误差信号PE。由相位检测器120所产生的相位误差信号PE，是藉由回路滤波器130予以进行滤波以产生控制电压Vc，该控制电压Vc控制压控延迟线110中的每一可变延迟单元的延迟。在稳态下，产生一稳定的控制电压Vc以使得输出时钟CLK_N对准(align)该输入时钟CLK_IN；相位误差信号PE实质上是零，同时也意味对于控制电压Vc无须作更进一步的改变。令输入时钟CLK_IN的周期为T。在稳态下，每一可变延迟单元111_1、111_2、...、111_N皆具有一延迟量T/N，以使得输出时钟CLK_N对准输入时钟CLK_IN。在许多应用中，一相位反相运算(图1未示)是施行在该最后一级可变延迟单元以产生一额外180°相移(即T/2的延迟)，在此情形中，每一可变延迟单元111_1、111_2、...、111_N在稳态下皆具有一T/(2N)的延迟量。

一时钟多路复用器(clock multiplexer)常被置于一延迟锁定回路中以产生一可变相位(或称为可变延迟)时钟。图2中例示一使用N级延迟锁定回路100所结构而成的时钟产生系统200及一时钟多路复用器220。图1中，N级延迟锁定回路100接收一输入时钟CLK_IN，并产生N个输出时钟CLK_1、CLK_2、...、CLK_N。时钟多路复用器220接收源自于N级延迟锁定回路100的N个输出时钟CLK_1、CLK_2、...、CLK_N，并依据一时钟选择信号PHASE_SELECT来产生一时钟产生系统200的输出时钟CLK_OUT。该输出时钟CLK_OUT是依据时钟选择信号PHASE_SELECT来从该N个输出时钟CLK_1、CLK_2、...、CLK_N中所选出。

虽然现有时钟产生系统200可产生一符合要求的相位(或称延迟量)，但仍存在着两个问题。第一个问题是需要一时钟多路复用器。在集成电路上实现一高频时钟多路复用器十分困难，当具大输入数目时更甚。第二个问题是延迟量的分辨率端视延迟缓冲器的级数而定。一般而言，一N级延迟锁定回路(具前述所提及的在最后一级可变延迟单元的输出端进行相位反相运作)能在相位延迟量上提供一具(180/N)°的分辨率。例如，为达相位延迟量具10°的分辨率，则须采用18级的延迟锁定回路。因此，在相位延迟上使用延迟锁定回路来产生一具高分辨率的可变延迟时钟是不实际的。

发明内容

本发明的目的之一是提供一种时钟产生装置与其方法，以解决上述问题。

本发明的目的之一是提供一种时钟产生装置与其方法，其能在一输入数目不多的时钟多路复用器下产生一符合要求的相位。

本发明的目的之一是提供一种时钟产生装置与其方法，该时钟产生装置与其方法具有高分辨率的可变延迟时钟。

本发明的实施例揭露另一种用于产生一输出时钟的方法。该方法包含下列步骤：接收一相位变化信号及N个输入时钟，其中，N＞1；个别根据N个相位偏移信号来延迟该N个输入时钟以产生N个中间时钟；根据一有限状态信号来从该N个中间时钟中选择一个时钟来作为该输出时钟；及依据该相位变化信号及该N个中间时钟以产生该有限状态信号及该N个相位偏移信号。