[发明专利]具有抖动整形能力的数控振荡器

说明书

技术领域

本发明涉及信号处理领域，更具体地涉及用于产生时钟信号的数控振荡器(DCO)。

背景技术

在处理混合的模拟和数字信号中，作为混合信号电路的一部分，对于模拟电路良好性能的最重要的因素之一是在感兴趣的模拟电路的带宽中的抖动量。抖动本身表现为在时钟脉冲间的间隔中不需要的变化。这个因素在电路的模拟部分使用数字时钟用于其采样或过采样时钟的情况中尤其重要(例如，模拟至数字转换器(ADC)和数字至模拟转换器(DAC))。

在数字时代，趋势是尽可能地使用数字电路，越来越多的使用数字时钟合成器(即，DCO)来产生用于不同模拟电路的采样时钟。DCO产生的时钟在从DC直至时钟载波频率一半的范围具有均匀分布的抖动。由于这个带宽总是包括感兴趣的多数混合信号电路的范围，因此需要能将数字抖动移入所感兴趣范围之外的高频区域的电路，从而不影响电路的性能。

在以前例如ADC和DAC转换器的实现中，来自晶体振荡器的清除时钟(clean clock)被用作采样时钟。当网络时钟、或来自诸如DCO等数字源的时钟必须被用作采样时钟时，DCO输出时钟在被使用之前首先使用模拟锁相环(APLL)进行滤波。

美国专利No.6396313描述了一种抖动整形(jitter shaping)电路。该抖动整形器具有随阶数(order)以每阶2个主时钟周期而增加的峰值到峰值的抖动。

发明内容

本发明提供了具有将在其输出时钟上的低频数字抖动移动到较高频率抖动的能力的数控振荡器(DCO)。本发明的实施例允许在具有全数字电路的混合信号电路的所感兴趣的带宽内的采样时钟抖动的降低，其相比于具有由APLL所跟随的DCO的等效电路在尺寸上较小并消耗较小的功率。除了在尺寸和功耗上的优点，本发明的实施例由于APLL在低频区域具有抖动增益的缘故，而在所感兴趣的带宽上取得了较好的抖动抑制的结果。本发明允许混合信号电路较好地执行去除需要从要被处理的信号中去除的其他类型的噪声。

因此，本发明提供了一种用于产生输出时钟的数控振荡器(DCO)，包括：溢出计数器，其用于产生由时钟频率信号所确定的输出信号；频率控制加法器，其响应频率控制输入值来确定所述输出时钟的频率；DCO累加器，其用于累加所述频率控制加法器的输出并产生用于所述溢出计数器的使能信号(enable signal)，所述DCO累加器还输出具有所述使能信号的余数值(remainder value)；和抖动整形电路，其将在输出时钟上的低频数字抖动移动到较高频率的抖动，所述抖动整形电路包括：抖动整形累加器，其用于累加在边缘布置中的误差；时钟推进电路(clock advancement circuit)，其每当存在抖动整形累加器的溢出时就推进从溢出计数器来的输出信号；和误差分辨电路，其在发生所述输出信号的边缘布置中的调整时通常将给所述抖动整形累加器的输入设定为余数值或在所述余数值和所述频率值之间的差。

本发明可以在混合信号电路中使用以产生电路的模拟部分所必须的时钟，还可以在数字电路中使用以产生能够由外部模拟或混合信号设备所使用的时钟。

DCO的功能可以将其表示为累加器而简化，其在输入上具有固定的数值，并通过高频主时钟运行。取决于输入值，累加器在特定数量的主时钟周期后溢出。该溢出位可以用作用于主时钟的选通信号以产生输出时钟(逻辑AND函数)，其平均起来具有所需的时钟频率。

给累加器的输入值与所需时钟频率成比例。在输出时钟和理想时钟间的相位差与在溢出时的累加器值(即余数)成比例。当在溢出时余数值为零的时候，输出时钟的边缘是与理想时钟边缘对齐的相位。余数的最大值表示在输出时钟边缘位置中最大的相位误差。在溢出点的累加器中的每个差值还表示输出时钟抖动的振幅。由于累加器在溢出时可以具有任何可能的值，因此输出时钟抖动的振幅可以是在零和一个主时钟周期间的任何值。当输出时钟频率与主时钟频率不具有公分母时，所有的抖动分量将以相等的概率随机分布；因此输出时钟的抖动将均匀分布。

本发明基于使用DCO累加器的余数来改变输出时钟的位置，以便为低频变化而执行附加的时钟边缘的重新分配，从而将低频抖动移动到高频抖动。

表示在输出时钟边缘布置中的误差的DCO累加器余数值是额外累加的。使用额外的余数累加器的溢出值来确定边缘重新分配是否必要。当发生溢出时，通过改变余数累加器的输入值而将溢出信号用作给余数累加器的反馈信号。