[发明专利]同步时钟产生装置及同步时钟产生方法

说明书

本申请是申请号为200410075879.2、申请日为2004年12月17日、发明名称为“同步时钟产生装置及同步时钟产生方法”的申请的分案申请。

技术领域

本发明涉及一种产生与输入信号同步的时钟的同步时钟产生装置及同步时钟产生方法，特别涉及一种产生与视频信号的水平同步信号同步的同步时钟产生装置以及同步时钟产生方法。

背景技术

作为产生与输入信号同步的时钟的同步时钟产生装置及同步时钟产生方法，有产生与附加有水平同步信号的视频信号同步的时钟的水平同步时钟产生装置(例如参见专利文献1)。

图12是表示专利文献1中提出的采样时钟产生电路的结构的框图。在图中，附加有水平同步信号的模拟视频信号S1201输入到视频信号输入端子1201。A/D转换器1202将由后述的倍增电路输出的水平同步时钟S1216作为采样基准，将输入的模拟视频信号S1201进行数字变换，并输出数字视频信号S1202。水平同步分离电路1203由字视频信号S1202分离出水平同步信号，并输出该分离的水平同步信号S1203。在脉冲产生电路1204中产生并输出水平同步脉冲信号S1204，该水平同步脉冲信号是仅按每一输入的模拟视频信号S1201的广播方式所决定的数量对由后述的倍增电路1216输出的水平同步时钟S1216进行计数而产生的。乘法器1205将输入的水平同步信号S1203以及水平同步脉冲信号S1204相乘，并将该结果作为乘积数据S1205输出。数字LPF(低通滤波器)1206从输入的乘积数据S1205中除去高频成分，并将仅取出DC(直流)成分的数据作为补偿数据S1206输出。

加法器1209将补偿数据S1206和由数字输入端1218输入的数字控制信号S1218相加，并输出和数据S1209。这里，在没有来自数字LPF1206的补偿数据S1206的输出的情况下，数字控制信号S1218是决定由后述的倍增电路1216输出的水平同步时钟的频率，即所谓的自由振荡(フリ-ラン)频率的数据。地址产生电路1210顺次进行输入的和数据S1209的累加运算，算出累加值。这里，累加值是不使用进位输出(进位数)的值。并且，将与由后述的ROM(随机存储器)电路1211内的SIN(正弦)波数据表的地址相符合地除以累加值得到的数据，作为地址数据S1210输出。该地址数据S1210的频率随着和数据S1209变大而变快，相反随着和数据S1209变小而变慢。在ROM电路1211存储SIN波数据表，如果输入地址数据S1210，则参考内部存储在每个地址的SIN波数据，输出数字SIN波信号S1211。D/A转换器1212将输入的数字SIN波信号S1211从数字信号变换为模拟信号，并作为模拟SIN波信号S1212输出。在倍增电路1216中，将输入的模拟SIN波信号S1212的频率以整数倍倍增所得到的时钟信号作为水平同步时钟S1216输出。加法器1209、地址产生电路1210、ROM电路1211、D/A转换器1212及倍增电路1216构成VCO(电压控制振荡器)。将水平同步时钟S1216供给外部的各种视频信号处理部，同时，如上所述，供给A/D转换器1202、脉冲产生电路1204。

图13是表示用于说明在专利文献1中记载的采样时钟产生电路的性能的时钟频率特性曲线的图。在图中，横轴表示在与期望的时钟频率，即视频信号的水平同步信号完全同步的情况下本来得到的时钟频率，纵轴表示实际的由采样时钟产生电路的倍增电路1216输出的产生时钟频率。时钟频率特性曲线S1321表示期望的时钟频率和产生的时钟频率的关系，时钟频率特性曲线S1321为阶梯状态，相对于连续变化的期望的时钟频率，产生的时钟频率为不连续的值。频率锁定范围S1322表示能够锁定频率的产生的时钟频率的范围。频率锁定精度S1323是得到的产生的时钟频率相对于期望的时钟频率的精度，在这里表示为相邻的产生时钟频率间的频率差。如果频率锁定精度S1323高，即相邻的产生时钟频率间的频率差小时，就可以高精度地成为频率锁定在与期望的时钟频率接近的产生时钟频率。频率S1324是在没有来自数字LPF1206的补偿数据S1206的输入的情况下的产生时钟频率。

如图13所示，期望的时钟频率为F1301时，所产生的时钟频率为F1302。此外，期望的时钟频率为F1303时，所产生的时钟频率为F1304。此外，期望的时钟频率为F1307时，所产生的时钟频率为S1308。而且，期望的时钟频率为F1305时，产生的时钟频率为F1306。