[发明专利]具有内建自测和调试特征的并行编码校验器和硬件高效高速I/O

权利要求书

1.一种用于验证数据整体性的方法，包括：

并行转换器将输入的串行编码数据并行转换为编码数据包；

使用并行编码校验器来检查该数据包是否违背了用于对该数据包进行编码 的编码方案的规范而无效，所述并行编码校验器包括密码本和规范逻辑单元， 其中所述密码本确定该数据包是否是无效的；

如果所述数据包无效，则误比特率计数器的计数增加；或

如果所述数据包无效，则多输入签名寄存器MISR登记错误；或

如果所述数据包无效，则误比特率计数器的计数增加，并且如果所述数据 包无效，则多输入签名寄存器MISR登记错误。

2.根据权利要求1的方法，其中，在操作中，规范逻辑单元使用数据包的 静态属性和包括数据包的数据流的动态属性来检测数据包的无效性。

3.根据权利要求1的方法，其中所述数据包是使用DC-平衡嵌入式时钟编 码方案编码的10-比特码字。

4.根据权利要求3的方法，其中所述密码本包括多个值，所述值能够被用 于确定所述10-比特码字是否与在对数据包的编码中所使用的编码方案相违背。

5.根据权利要求3的方法，其中所述规范逻辑单元包括11个逻辑等式， 所述等式能够用于确定所述10-比特码字是否无效。

6.根据权利要求1的方法，其中输入的数据是10-比特码字的数据流，且 其中，在操作中，所述规范逻辑单元确定在所述10-比特码字的数据流中的1和 0的数量是否平衡。

7.根据权利要求1的方法，其中输入的数据是10-比特码字的数据流，且 其中，在操作中，所述规范逻辑单元确定所述10-比特码字的数据流的运行偏差 值RD是否违背了编码方案。

8.根据权利要求7的方法，其中所述规范逻辑单元包括11个逻辑等式， 所述等式能够用于确定所述10-比特码字是否无效。

9.根据权利要求1的方法，进一步包括如果数据包无效，则检测时钟控制 结构暂停时钟以检查内部寄存器。

10.根据权利要求1的方法，其中所述规范逻辑单元包括具有四个状态的 有限状态机FSM，其中，在操作中，所述FSM追踪数据流，所述数据包是该数 据流的一部分。

11.根据权利要求10的方法，其中所述FSM通过从数据流中获取起始点 而自同步。

12.根据权利要求10的方法，其中，在操作中，所述FSM设计用于从错 误中恢复，从而可以执行连续的误比特率BER测量而不中断。

13.根据权利要求1的方法，其中多输入签名寄存器MISR被设计用于进 行自同步。

14.根据权利要求13的方法，其中，在操作中，所述MISR独立于所使用 的编码方案。

15.根据权利要求1的方法，其中所述规范逻辑单元包括多个有限状态机 FSM，其中，在操作中，第一FSM追踪包括编码数据包的数据流的DC平衡， 第二FSM追踪数据流的运行偏差RD值。

16.根据权利要求1的方法，其中密码本通过使用只读存储器来实现，其 中，在操作中，通过允许对编码数据包的可定制的RD值来允许可配置的测试。

17.根据权利要求1的方法，其中，在操作中，

并行编码校验器被设计成用于确定数据流中的编码数据包的DC值；和

有限状态机FSM被设计成用于追踪数据流的状态；

其中，在操作中，所述并行编码校验器向FSM发送编码数据包的DC值，

所述FSM使用所述DC值来确定给定的数据流的当前状态是否产生了错误。