[发明专利]作为用于铜金属化的阻挡层的原子层沉积氮化钽和α相钽

说明书

本申请是中国发明专利申请No.02821269.X(国际申请号：PCT/US02/34277，国际申请日：2002年10月25日)的分案申请。

技术领域

本发明的实施例涉及用于制备集成电路器件的方法。更具体地，本发明的实施例涉及利用一个或多个循环沉积工艺来形成金属互连结构。

背景技术

由于集成电路(IC)器件的结构尺寸按比例降至亚1/4微米的范围，所以电阻和电流密度已成为急需考虑并改善的因素。多层互连结构提供了贯穿IC器件的导电路径，其中的IC器件被形成在高宽比(aspect ratio)较高的构造(feature)中，包括接头、插塞、通孔、线(line)、导线和其他构造。在衬底(substrate)上形成互连的典型方法包括沉积一层或多层，蚀刻其中的至少一层来形成一个或多个构造，在构造中沉积阻挡层，并沉积一层或多层来填满构造。通常，构造在设置于下层导电层和上层导电层之间的介电层内形成。互连在构造内形成以连接上层导电层和下层导电层。可靠地形成这些互连构造对电路的生成，以及单个衬底和模片(die)上的电路密度和质量的提高是重要的。

近来，由于铜及其合金的电阻率小于铝，所以铜已成为填充亚微米、高宽比较高的互连构造的首选金属。但是，铜更容易扩散进周围的材料内，并能改变相邻层的电子器件特性(例如形成层间的导电路径)，从而降低了整个电路的可靠性，并可能导致器件损坏。

因此，在铜金属化之前沉积阻挡层来防止或阻碍铜原子的扩散。阻挡层通常含有难熔金属，例如钨、钛、钽及其氮化物，所有这些材料的电阻率都大于铜。为在构造内沉积阻挡层，阻挡层必须沉积在构造的底面及其侧壁上。因此，构造底部上的阻挡层的附加量不仅增加了构造的总电阻，而且成为多层互连结构的上层金属互连和下层金属互连之间的障碍。

因此，需要一种使互连的电阻最小的形成金属互连结构的改进方法。

发明内容

本发明提供了一种用于在衬底上形成金属互连的方法。一方面，本方法包括沉积含难熔金属的阻挡层，所述阻挡层的厚度呈现类晶体结构，并足以抑制至少一部分金属层上的原子迁移。通过交替地引入一次或多次含金属化合物的脉冲和一次或多次含氮化合物的脉冲，在至少一部分阻挡层上沉积晶种层，并在至少一部分晶种层上沉积第二金属层来生成互连。

另一方面，本方法包括在衬底表面上沉积第一金属层；通过交替地引入一次或多次含钛化合物的脉冲、一次或多次含硅化合物的脉冲和一次或多次含氮化合物的脉冲，在至少一部分第一金属层上沉积厚度小于约20埃的钛硅氮化物层；沉积双合金晶种层，并在至少一部分双合金晶种层上沉积第二金属层。

另一方面，本方法还包括在至少一部分金属层上沉积厚度小于约20埃的双层阻挡，沉积双合金晶种层，并在至少一部分双合金晶种层上沉积第二金属层。双层阻挡包括通过交替地引入一次或多次含钽化合物的脉冲和一次或多次含氮化合物的脉冲而沉积的第一氮化钽层和第二α相钽层。

另一方面，本方法包括在衬底表面上沉积第一金属层；通过交替地引入一次或多次含钽化合物的脉冲和一次或多次含氮化合物的脉冲，在至少一部分第一金属层上沉积厚度小于约20埃的氮化钽阻挡层；沉积双合金晶种层，其包括铜和选自铝、镁、钛、锆、锡及其组合的金属；并在至少一部分双合金晶种层上沉积第二金属层。

附图说明

为能详细地获悉并理解本发明的上述特征，可参照在附图中所说明的其实施例，从而对以上简短概括的本发明进行更具体的描述。但是，应该注意附图仅说明了本发明的典型实施例，因此不应认为是限制其范围，因为本发明包括其他等效的实施例。

图1图示了根据这里所描述的各种实施例的处理工艺顺序。

图2A-2D是根据这里所描述的实施例的互连制备的不同阶段的示例性晶片的示意性横截面视图。

图3图示了根据这里所描述循环沉积技术用来形成薄阻挡层的示例性处理室200的示意性部分横截面。

图4图示了适于进行这里所描述的互连制备顺序的示例性集束工具的示意性平面图。

图5是其中具有根据这里所描述的沉积技术而沉积的氮化钛阻挡层的构造的透射电子显微镜(TEM)图像。

图6是表示多层互连结构的部分横截面视图的TEM图像。

具体实施方式