[发明专利]记忆体的读取操作控制方法

说明书

技术领域

本发明涉及一种记忆体(memory，即存储介质，存储器，内存，以下均称为记忆体)的读取操作控制方法，特别是涉及一种能增加数据读取正确率的记忆体的读取操作控制方法。

背景技术

动态随机存取记忆体(Dynamic Random Access Memory；DRAM)具有低成本及大容量的特性，因此许多电子系统产品都采用其当作记忆体解决方案，更是电子系统产品不可或缺的零组件之一。就应用别来看，DRAM目前仍以信息产品为最主要应用，如桌上型计算机、笔记型计算机、DRAM升级模块、服务器及工作站等。

在通讯系统或计算机系统中，可利用循环冗余检查(cyclic redundancycheck，CRC)来提高对DRAM的错误检查能力。在数据传输或数据储存后，CRC可用于检查在数据传输过程中是否发生错误。在数据传输过程中，收/发双方都需要进行CRC运算，然后由某一方比对双方所算出的CRC结果，即可得知所接收到的数据是否有错误。

当欲使用CRC来提高记忆体的数据读取正确率时，需先确认数据已备妥(ready)，才能进行CRC运算。如果在数据尚未备妥前，就开始对此笔数据进行CRC运算，则会得到错误的CRC运算结果。

此外，在DRAM中，某些数据总线可能会被共享。在连续读取数据时，如果不对CRC的运算时机进行控制，容易发生数据冲突。尤其是CRC运算时间较长时，若CRC运算尚未完成但下一笔数据已送到，则容易发生错误。

更甚者，如果能预估出CRC运算的完成时机，则可在CRC运算完成并经由此数据总线送出后，尽快释放出数据总线的使用权。如此，可更加快DRAM的读取速度。

故而，较好能有一种DRAM的读取操作控制方法，以改善习知技术的缺点并提供其它优点。

发明内容

本发明提供一种DRAM的读取操作控制方法，其能精准模拟/预估出数据(即资料，以下均称为数据)何时备妥。

本发明提供一种DRAM的读取操作控制方法，其更能精准模拟/预估出CRC运算何时完成。

本发明提供一种DRAM的读取操作控制方法，其更能避免在读取过程中的数据冲突。

本发明提供一种DRAM的读取操作控制方法，其更能避免输出错误的CRC运算结果。

本发明提供一种DRAM的读取操作控制方法，其更能增加读取速度。

本发明的范例提出一种记忆体操作控制方法，包括：解码一读取指令为一内部地址(即位址，以下均称为地址)读取信号；解码一输入地址信号为一内部地址信号；根据该内部地址读取信号与该内部地址信号，从该记忆体内读出一数据；通过模拟数据传输延迟，以指示该读出数据是否备妥；当该数据传输延迟模拟结果指示该读出数据已备妥，对该读出数据进行错误检查，以检查该读出数据是否正确；模拟该错误检查的运算时间，以指示该错误检查是否完成；以及当该错误模拟结果指示该错误检查已完成，送出该错误检查结果至该记忆体外部。

此外，本发明的另一范例更提供一种记忆体操作控制方法，包括：解码一读取指令为一内部地址读取信号；解码一输入地址信号为一内部地址信号；根据该内部地址读取信号与该内部地址信号，从该记忆体内的一数据储存部份读出一数据；将该读出数据送至该记忆体内的一错误检查单元，以检查该读出数据是否正确；模拟该错误检查单元的运算时间，以指示该错误检查是否完成；以及当该错误模拟显示该错误检查已完成，送出该错误检查单元所产生的该错误检查结果至该记忆体外部。

更甚者，本发明的又一范例提供一种记忆体操作控制方法。该记忆体至少包括一记忆体单元阵列，一数据暂存器与一错误检查单元。该方法包括：接收并解码一读取指令为一内部地址读取信号；接收并解码一输入地址信号为一内部地址信号；根据该内部地址读取信号与该内部地址信号，从该记忆体单元阵列读出数据；将该读出数据送出至该记忆体外部；模拟该数据从该记忆体单元阵列读出至到达该数据暂存器间的数据传输延迟，以产生一数据备妥信号；根据该数据备妥信号，将该读出数据从该数据暂存器送至该错误检查单元；由该错误检查单元对该读出数据进行错误检查，以产生一错误检查码；模拟该错误检查单元的错误检查运算时间，以输出一错误检查备妥信号；以及根据该错误检查备妥信号，送出该错误检查单元所产生的该错误检查码至该记忆体外部。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式，作详细说明如下。

附图说明

图1显示根据本发明一实施例的记忆体读取控制的示意图。

图2显示本实施例所模拟的读取所需时间的示意图。