[发明专利]半导体器件、相关的方法和印刷电路板

说明书

技术领域

本发明的实施例涉及半导体器件、与该半导体器件相关的方法和印刷电路板。特别是，本发明地实施例涉及包括阻抗电路和交流分量断续器的半导体器件、与该半导体器件相关的方法和包含阻抗电路的印刷电路板。

背景技术

将半导体器件用于高速和高性能系统中。因此，用于这样的系统中的半导体器件需要更大的工作速率和更大数目的信号输入和/或输出端子。在半导体器件中，与“N×dI/dt”(其中“dI/dt”是信号变化速率，而“N”是变化的信号的数目)成比例的噪声是在电源电压或地电压上产生并引起的。这个所谓的“电源电压噪声”可以改变数据/控制信号的感知频率，或者引发电路失效。电源电压噪声与连接半导体器件内部的单元和外部的单元的端子的阻抗成比例。因此，通常可以通过减少接线端子的视在阻抗来减少电源电压噪声。一种减少任何一个接线端子减少(reduction)的阻抗的途径建议增加由半导体器件提供的接线端子的数目。

图1为说明传统的半导体器件的示意图。图1的半导体器件包括芯片1和封装2。

参照图1，端子10-1为芯片1的电源电压端子，端子10-2为芯片1的地电压端子，端子20-1为封装2的电源电压端子，而端子20-2为封装2的地电压端子。在此称为端子中的每一个都可以为焊盘。此外，VCCL为芯片1的电源电压线，而GNDL为芯片1的地电压线。当封装2为球栅阵列(BGA)封装时，端子20-1和20-2为球，而当封装2为薄型小尺寸封装(TSOP)时，端子20-1和20-2为引脚。电源电压线VCCL连接在芯片1里的电源电压端子10-1，而地电压线GNDL连接在芯片1里的地电压端子10-2。

图2为说明图1的半导体器件的等效电路图。在图2中，“Rpkg”和“Lpkg”分别代表串联在封装2的电源电压端子20-1和芯片1的电源电压端子10-1之间的封装电阻和封装电感。此外，“Cdie”表明存在于电源电压线VCCL和地电压线GNDL之间的静态电容，“I”表明从在芯片1中的电源电压线VCCL流到地电压线GNDL的电流，而“Vn”表明电源电压噪声。

由公式1来定义在图2中说明的电路的并联谐振阻抗Zp：

ZP=VnI=1jωCdie+1Rpkg+jωLpkg]]>

使用公式1得到的谐振频率为电源电压噪声Vn随着电流I增加而增加，而在谐振频率处，电源电压噪声Vn具有最大的电平。由于共振频率与电感Lpkg成反比，因此当电感Lpkg减小时，电源电压噪声Vn也减小。

从而，电流I随着信号变化速率和变化的信号的数目中的一个或更多增加而增加。因而，由电源电压或地电压引起的电源电压噪声Vn也增加。此外，当封装2的电感Lpkg增加时，电源电压噪声Vn增加。

然而，因为减少变化的信号的数目是困难的，所以通过增加电源电压端子20-1和地电压端子20-2的数目来减少电源电压噪声Vn，如此减少端子的阻抗，并由此减少封装2的电感Lpkg。

然而，当有可能增加电源电压端子20-1和地电压端子20-2的数目来减少封装2的电感lpkg时，增加电源电压端子20-1和地电压端子20-2的数目具有增加封装2的尺寸的缺点。也就是，可以通过增加电源电压端子20-1和地电压端子20-2的数目来减少电源电压噪声的量有极限。此外，虽然可以通过增加端子20-1和20-2的数目来减少封装2的电感Lpkg，但是增加端子20-1和20-2的数目将谐振频率移动到比半导体器件的可操作的频率更大的频率，而未必减少在谐振频率处的阻抗。因而，在图1的半导体器件中，不可能减少在谐振频率处出现的电源电压噪声。

图3为说明传统的半导体器件的示意图，该半导体器件具有用来减少电源电压噪声的配置。图3的半导体器件除了包括布置在封装2的电源电压端子20-1的电源电压端子20-1’和地电压GND之间的阻抗电路3之外，实质上与图1的半导体器件相同。