[发明专利]制造晶体管结构的方法

说明书

技术领域

本发明涉及半导体集成电路。更特别地但非唯一地，本发明涉及应变沟道的互补型金属氧化物半导体(CMOS)晶体管结构及其制造方法。

背景技术

包含数千个半导体器件的集成电路在很多技术领域中扮演着重要角色。在合理成本下具有高性能的器件的持续开发对于这些技术中的一些技术的未来开发是很重要的。金属氧化物半导体场效应晶体管(MOS FET)是半导体集成电路中普遍使用的。已经证明，MOSFET器件的性能可以通过向器件的部分施加机械应力来增强。

在图1(现有技术)中示意性地示出了已知的MOSFET 10。MOSFET10通常制作在诸如硅的半导体衬底12上，并且具有由导电沟道17隔开的源极区域15(也称作“深”源极区域)和漏极区域16(也称作“深”漏极区域)。

栅极叠层18设置在导电沟道17(以下称为“沟道”)上方。栅极叠层18由在沟道17之上的栅极电介质层19和在栅极电介质层19之上的栅极电极20形成。对栅极电极20的电位施加允许对电流流过在源极15和漏极16之间的沟道17进行控制。

栅极叠层18在其源极侧和漏极侧上分别设置有隔离元件21、22。隔离元件21、22的作用是关于沟道17来限定源极和漏极区域15、16的边界。例如，源极和漏极区域15、16可以通过对衬底12的掺杂剂注入而制得。

隔离元件21、22可以用作源极和漏极区域15、16形成期间的注入掩膜，以限定源极和漏极区域15、16与沟道17之间的边界。可选择地，源极和漏极区域15、16可以通过刻蚀源极凹陷和漏极凹陷并利用原位掺杂硅填充这些凹陷而制得。在这种情况下，隔离元件21、22用来保护下覆衬底免受刻蚀工艺的影响。

源极15和漏极16还分别具有浅扩展区域25、26。浅扩展区域25、26存在于沟道17的端部附近，有助于减小短沟道效应，由此提高器件的性能。

MOSFET器件的性能可以通过在衬底12与浅源极和漏极扩展25、26之间提供“晕环(halo)”区域27、28来进一步提高。晕环区域27、28通过向衬底注入与用来形成源极和漏极扩展25、26的掺杂剂的导电类型相反的掺杂剂而形成。作为示例，在形成于硅衬底上的n型FET(nFET)中，源极和漏极扩展可以通过向硅衬底注入诸如砷或磷的n型掺杂剂而制得。则该器件中的晕环区域将通过向衬底注入诸如硼的p型掺杂剂来形成。

形成晕环区域27、28的目的是抑制“穿通(punchthrough)”，“穿通”是使器件性能降低的几种短沟道效应中的一种。当器件的沟道长度短到足以使在源极和漏极扩展端部处的耗尽区域重叠而导致击穿条件时发生穿通。尽管一般通过适当的电路设计避免穿通，但晕环区域27、28的存在缩短了在源极和漏极扩展25、26的端部处的耗尽区域。这允许制作出具有更短沟道区域的器件，同时仍可避免由于穿通引起的击穿。

近来更高性能MOSFET器件开发中的进步是在器件中包含了应变硅区域。已经发现，nFET的驱动电流可以通过沿沟道17的长度施加拉伸应力来增强。p型FET(pFET)的性能可以通过沿沟道17的长度施加压缩应力而不是拉伸应力来增强。

然而，如果沿nFET的沟道17的长度施加压缩应力，则nFET的性能会降低。类似地，如果沿pFET的沟道17的长度施加拉伸应力，则pFET的性能会降低。

已经开发了很多方法来沿沟道17的长度引入应变。这些方法包括将具有第一自然晶格常数的半导体材料的外延层(以下称为外延层(epilayer))生长在具有与第一自然晶格常数不同的第二自然晶格常数的衬底12的顶上。由此可以形成上覆半导体材料的双轴应变外延层。自然晶格常数是指未应变结晶体材料的晶格常数。

例如，外延层可以由硅形成，并且衬底可以由硅锗合金(以下称为硅锗)形成。硅具有约为5.43的自然晶格常数。取决于合金中锗的浓度，硅锗具有约在5.43和5.66之间的自然晶格常数。锗的浓度越高，合金的自然晶格常数越大。由于硅锗的自然晶格常数高于硅的自然晶格常数，所以整个硅外延层将处于双轴拉伸应力的状态。美国专利No.6,867,428(BESSER等人)公开了一种具有在这种外延层中形成的应变硅沟道的应变硅nFET。