[发明专利]时间对数字转换器及其方法

说明书

技术领域

本发明涉及一种转换器，特别是涉及一种时间对数字转换器(time-to-digital converter，TDC)。

背景技术

时间对数字转换器(time-to-digital converter，TDC)为人所熟知的现有技术。如图1所示，一现有时间对数字转换器100包含：一延迟链(delay chain)，该延迟链包含多个串行延迟组件110_1～110_N、一阵列数据触发器(dataflip-flop) DFF 120_1～120_N及一温度计码译码器(thermometer-codedecoder)130。此延迟链接收一输入时钟CLK及产生多个已延迟信号D(1)～D(N)等等。因所有的延迟组件(110_1、...、110_N)大致上是相同的电路，所以大致上于该延迟组件会产生相同的延迟量。令每一延迟组件的延迟量为d。延迟组件110_1～110_N输出的已延迟信号(D(1)～D(N))作为阵列数据触发器DFF 120_1～120_N的输入信号，而阵列数据触发器分别地产生多个决定信号(Q(1)～Q(N))。举例来说，来自延迟组件110_1的已延迟信号D(1)被提供至数据触发器DFF 120_1以产生决定信号Q(1)。所有数据触发器(120_1～120_N)由一参考时钟REF所触发。时间对数字转换器100系用以进行检测及数字化输入时钟CLK及参考时钟REF之间的时序差异。温度计码译码器130接收来自该数据触发器(120_1～120_N)的多个决定信号(Q(1)～Q(N))，且将多个决定信号转换为一数字输出信号TE(代表”时序估量”)，其中此TE表示为输入时钟CLK及参考时钟REF间的一已估量的时序差异。

图2为一使用8个延迟组件及8个数据触发器的现有TDC的时序示意图。由所有数据触发器对前述决定信号Q(1)～Q(8)进行加总以求得数字输出信号TE。于此时序示意图中输入时钟CLK及参考时钟REF间的已估量的时序差异为TE·d＝4d，其中d为每一组件所产生的延迟量。在此方法中，数字输出信号TE的输出码群为{0，1，2，...，8}。而在另一方法中，一偏移量被导入至数字输出信号TE，致使用于数字输出信号TE的输出码群为{-4，-3，-2，-1，0，1，2，3，4}。而该偏移量是由数字输出信号TE＝-4+Q(1)+Q(2)+Q(3)+…+Q(8)且同时在输入时钟CLK与多个数据触发器间插入四个延迟组件(未见于图标)。因为数字相位锁相回路(phase lock loop)在稳态中对于一TDC所需的时间差异(于一输入时钟及一参考时钟间)接近于零，所以此偏移量对于一数字相位锁相回路应用是必要的。在另一实施例中，其使用奇数个延迟组件及数据触发器，此偏移量被采用致使该用于数字输出信号TE的码群为{±1/2，±3/2，±5/2，...}。在此方法中，于码群内并无存有”0”值，且±1/2被认为是“实际上等于零”(virtually zero)。此外，对于一数字相位锁相回路的应用，在一稳态内对于一TDC所需的时间差异(于一输入时钟及一参考时钟间)接近真零或实际上等于零。

现有的TDC的时序分辨率是由延迟组件的延迟量所限制。举例来说，于新的互补金属氧化物半导体(CMOS)技术中，一延迟组件通常以一缓冲电路(buffer circuit)来实现，其中，延迟组件的延迟量不会少于20ps。因此，以新的CMOS电路来架构的现有TDC电路的时间分辨率被限制在20ps左右。

因此，如何一产生一时间高解析的装置及其方法应是迫切需要的。

发明内容

因此，本发明的目的之一在于提供一种时间对数字转换器及其方法，该时间对数字转换器具有较高的分辨率。

本发明的目的之一在于提供一种数字式相位锁相回路及其方法，该时数字式相位锁相回路具有一较高的分辨率的时间对数字转换器。

本发明的目的之一在于提供一种时序检测方法，该时序检测方法具有较高的分辨率。

本发明的目的之一在于提供一种时间对数字转换器及其方法，该时间对数字转换器具有一检测范围，此检测范围可涵盖较宽范围且具有一高分辨率。

在一实施例中，其披露了一种时间对数字转换器，包含：多个并联电路，是根据一第一时钟而产生一第一群延迟时钟，其中该第一群延迟时钟具有不同的时序；多个取样电路(sampling circuit)，是根据一第二时钟及该第一群延迟时钟而产生一第一群决定信号；以及一第一电路，是根据该第一群决定信号而产生一第一时序估量信号。